二、10【FPGA】阻塞赋值与非阻塞赋值

VerilogHDL学习：阻塞与非阻塞赋值在行为级建模中的应用
最新推荐文章于 2025-08-27 10:18:35 发布
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#fpga开发 #阻塞赋值与非阻塞赋值

本文档是VerilogHDL学习笔记，关注行为级建模中的阻塞赋值（=）和非阻塞赋值（<=）的使用。通过实例展示了在时序逻辑电路中如何运用非阻塞赋值，以及阻塞赋值在组合逻辑电路中的应用。同时强调了一个always语句中应避免混用两种赋值方式，并给出了相应的仿真程序。

前言

学习说明此文档为本人的学习笔记，注重实践，关于理论部分会给出相应的学习链接。

学习视频：是根据野火FPGA视频教程——第十二讲
https://www.bilibili.com/video/BV1nQ4y1Z7zN?p=3

理论学习

基础知识请参考本人Verilog HDL专栏中行为级建模，下面是博客链接：

三、7【Verilog HDL】RTL级建模——行为级建模_追逐者-桥的博客-优快云博客掌握结构化过程语句always和initial再行为级建模中的作用及用法掌握阻塞赋值（=）和非阻塞（<=）过程性赋值语句的作用及用法学习行为级建模中延迟的时序控制机制，一般延迟、内嵌赋值延迟和零延迟学习行为级建模中事件的时序控制机制，一般事件控制、命名事件控制和事件OR(或)控制学习行为级建模中使用电平敏感的时序控制机制掌握条件语句if-else、分支语句case,casex,casez语句理解while、for、repet、forever等循环语句定义顺序块和并行块理解命名块和命名块的禁用https://blog.youkuaiyun.com/ARM_qiao/ar

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FPGA的阻塞赋值与非阻塞赋值
果果小师弟的博客
06-27 3709
阻塞赋值的赋值号用“=”表示。为什么称这种赋值方式为阻塞赋值呢？ 答：因为对应的电路结构往往与触发沿没有关系，只与输入电平的变化有关系。阻塞赋值的操作可以认为是只有一个步骤的操作，即计算赋值号右边的语句并更新赋值号左边的语句，此时不允许有来自任何其他 Verilog语句的干扰，直到现行的赋值完成时刻，即把当前赋值号右边的值赋值给左边的时刻完成后，它才允许下一条的赋值语句的执行。串行块（begin-end）中的各条阻塞型过程赋值语句将以它们在顺序块后的排列次序依次执行。阻塞型过程赋值语句的执行过程是：首先计算
FPGA学习之疑难杂症（四）——阻塞赋值和非阻塞赋值
qq_45771963的博客
03-19 3538
阻塞赋值（用“=”）和非阻塞赋值（用“
FPGA入门-阻塞赋值/非阻塞赋值
最新发布
凉冰出品，冰冰凉凉
08-27 1181
本文详细讲解了Verilog中阻塞赋值（=）与非阻塞赋值（<=）的区别与应用场景。阻塞赋值是立即执行的顺序操作，适合组合逻辑设计；非阻塞赋值是时钟沿触发的并行操作，适合时序逻辑设计。通过实例分析和仿真对比，展示了两种赋值方式在电路综合和波形上的差异：阻塞赋值导致信号延迟一拍，非阻塞赋值产生两拍延迟。文章最后给出设计规范建议：时序逻辑用非阻塞赋值，组合逻辑用阻塞赋值，避免混用赋值方式，并保持always块的变量赋值单一性。正确理解和使用这两种赋值方式对实现预期电路功能至关重要。
FPGA知识阻塞赋值和非阻塞赋值
whm128的博客
04-20 946
非阻塞赋值和阻塞赋值很好区分，大家只要搞清楚这两点，前期思维转换过来需要点时间，但写代码越多，就越容易理解。1、逻辑上非阻塞赋值可以理解成时钟发生边沿变化时，即更新新的计算结果；阻塞赋值可以理解成计算结果直接依次执行；2、使用时大家只需要always@（posedge clk）块中使用非阻塞赋值”
[FPGA 学习记录] 阻塞赋值与非阻塞赋值
cedtek的博客
10-29 777
那么经过上次的了解，有的朋友可能还没有理解阻塞赋值与非阻塞赋值的概念，那么有的朋友可能理解了，但是他们不知道应该怎么使用，也就是说不知道什么时候使用阻塞赋值，什么时候使用非阻塞赋值。它俩却没有延迟一拍的一个关系了，而是在同一时刻变化的，这是因为我们使用的是阻塞赋值，也就是说赋值号右边的表达式它的值有变化，赋值号左边的表达式立刻发生变化。一个时钟周期，是因为使用的是非阻塞赋值，也就是说，只要赋值号右边的表达式的值有变化了，赋值号左边的表达式的值不会立刻发生变化，需要等待下一个时钟沿到来时一起变化，所以说。
FPGA学习一：阻塞赋值和非阻塞赋值的理解
Archar_Saber的博客
07-17 2738
赋值语句共有两种，即非阻塞赋值，和阻塞赋值。 (1)非阻塞赋值    非阻塞赋值方式所赋值的变量不能立即就为下面语句所用，只有当块结束后才能得到上一次所附的值，这种赋值方式是编写可综合的时序逻辑时常用的赋值方式。例如 实际上，上面的非阻塞赋值的RTL是一个移位寄存器 如果开始时，a=1,b=2,c=x；那么，当一个clk上升沿到达后，a=1,b=1,c=2,实际从12x变成了112，即...
FPGA中阻塞赋值与非阻塞赋值原理实验 fpga开发.pdf
04-22
FPGA中阻塞赋值与非阻塞赋值原理实验 FPGA（Field-Programmable Gate Array）是一种基于可编程逻辑器件的数字电路设计技术。其中，阻塞赋值和非阻塞赋值是两个非常重要的概念，它们之间的区别和应用场景对FPGA设计...
FPGA中阻塞赋值与非阻塞赋值原理实验.docx
04-03
"FPGA 中阻塞赋值与非阻塞赋值原理实验" 在 FPGA 中，阻塞赋值和非阻塞赋值是两个重要的概念，它们在 Verilog HDL 语言中有着不同 的应用场景和实现方式。阻塞赋值使用“=”操作符，非阻塞赋值使用“”操作符。 ...
FPGA Verilog 阻塞赋值和非阻塞赋值
qq_35158719的博客
02-22 779
阻塞赋值和非阻塞赋值的区别。
FPGA之阻塞赋值与非阻塞赋值的理解
qq_52450571的博客
07-01 2618
对于阻塞赋值和非阻塞赋值，我在学校电工电子课上和之前的学习中有过粗浅的了解，在这之前的理解只是：组合逻辑只能用阻塞赋值，时序逻辑只能用非阻塞赋值。但经过学习，我对其有了更深的理解，并且我认为，深入了解其中的概念和用法是学习中必不可少的一步。对于概念可能初次接触会觉得云里雾里不知所云，上面（一、概念）部份可以不理解，但是加粗部分应该通透。下面进行实例分析，便可以更好的理解了。 结果为： a=2;b=2;c=2; 可以理解为是顺序执行。 结果为： a=2;b=2;c=1; 可以理解为是并行执行。 RTL视图为
【学习笔记-FPGA】阻塞赋值与非阻塞赋值
nuizaihenmang的博客
05-14 263
Verilog语句的阻塞赋值与非阻塞赋值问题
FPGA阻塞和非阻塞赋值的不同
12-04
FPGA阻塞和非阻塞赋值的不同，详细的介绍了阻塞和非阻塞赋值的差异，内附例子，包懂。
FPGA（六）---阻塞赋值和非阻塞赋值
qq_42428154的博客
12-01 662
一、阻塞赋值 module block_nonblock(Clk, Rst_n, a,b,c,out); input Clk; input Rst_n; input a,b,c; output reg [1:0]out; //out = a + b + c; //d = a + b; //out = d + c; reg [1:0]d; always@(posedge Clk or negedge Rst_n) if(!Rst_n) out = 2'b0; else
#FPGA学习笔记# 阻塞赋值和非阻塞赋值
qq_39096651的博客
11-19 634
一、项目原理 在always 块语句中，使用阻塞赋值，完成组合逻辑的电路结构；使用非阻塞赋值，综合成时序逻辑电路结构。 以下将RHS做等号右边的表达式或者变量； LHS做等号左边的表达式或者变量； 1、阻塞赋值：在赋值操作进行时，先计算RHS的值，此时，赋值语句不会受到别的语句的干扰，知道RHS赋值给LHS结束的时刻，才允许别的语句执行。在概念上，同一always 块语句中，后一赋值语句的...
【FPGA零基础学习之旅#8】阻塞赋值与非阻塞赋值讲解
m0_56262476的博客
06-16 2985
文章从基础内容开始讲解阻塞赋值与非阻塞赋值，编写相关的基础代码，分析与比较阻塞赋值与非阻塞赋值的区别与联系。讲解两种赋值方式的特点以及使用原则。
Verilog HDL之于FPGA--阻塞与非阻塞赋值
溪江☆月ヴ
08-20 1221
Verilog HDL之于FPGA阻塞与非阻塞赋值Verilog HDL硬件描述语言: Verilog HDL硬件描述语言脱胎于C语言，却与C语言执行的方式不同。 Verilog 有并行和顺序执行两种方式， 而C语言程序只能从main函数进入，然后开始顺序执行。 并行执行： Verilog HDL在模块与模块之间是并行执行。module test(clk,a,b,c); input
FPGA学习日记（7） 阻塞赋值与非阻塞赋值
jsomin的博客
07-28 263
补发 FPGA学习日记（7） 阻塞赋值与非阻塞赋值
FPGA(五) 阻塞赋值和非阻塞赋值
sxy121835的博客
04-17 1840
一、阻塞赋值 阻塞赋值"="，顾名思义即一条阻塞赋值的语句如果没有执行结束，则会导致后边的语句不能执行，用赋值表达式右边的值去更新左边表达式的值，有一种顺序执行的意思。 always @(posedge clk or negedge rst_n)begin if(!rst_n)begin a = 1; b = 2; c = 3; end else begin a = 0;
FPGA学习笔记：阻塞赋值和非阻塞赋值
weixin_38133456的博客
08-05 397
FPGA学习笔记：阻塞赋值和非阻塞赋值 刚开始学习FPGA，对于Verilog HDL 中两种赋值语句（阻塞赋值、非阻塞赋值）学习后，简单做一个学习笔记加深理解。 引出例子 有a,b,c三个输入信号，需要计算[1:0]out=a+b+c 我们采用同中间变量d存放第一次加法的值： d=a+b out=d+c 那么在以上两次加法操作时就存在两种赋值选择：阻塞赋值和非阻塞赋值 接下来，咱们就对两种不同的...
深入理解FPGA中非阻塞赋值与状态机的行为
在理解状态机在FPGA设计中的应用时，非阻塞赋值是一个重要的概念。在硬件描述语言（HDL）中，如Verilog或VHDL，非阻塞赋值通常用于描述时序逻辑，尤其是在always块中，它用于在同一个时钟边沿同时更新多个寄存器的值...
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