SystemVerilog学习
jiujiusousou
这个作者很懒,什么都没留下…
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Systemverilog中$display()常见打印选项
语句含义\n换行符\t制表符\v垂直制表符\f换页符\\\字符\"" 字符\a%字符%d十进制输出%b二进制输出%o八进制输出%h十六进制输出%e指数形式输出%f十进制表示方法出书实数%g十进制或者指数表示方法输出实数%s字符串输出%cASCII码输出...翻译 2020-02-26 19:58:39 · 14035 阅读 · 2 评论 -
SystemVerilog学习——系统函数$test$plusargs与$value$plusargs总结
系统函数$test $plusargs与 $value $plusargs总结systemVerilog可以采用define与parameter等方式定义变量,但是需要在编译前完成变量的定义,编译之后不能修改,如果在仿真时需要修改变量,则只能重新定义变量、重新编译。由此引出$test $plusargs 和 $value $plusargs的功能:可以在仿真时从命令框读取参数,从而实现在不重新编...原创 2020-02-19 16:04:00 · 2439 阅读 · 0 评论
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