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RSS订阅原创 Systemverilog学习--lab4学习总结
重定义问题在写代码时可能会出现同一个类文件被多个文件调用，为防止仿真器多次编译该类文件需要对类文件进行重定义声明。在类文件中使用#ifndef 、#define 、#endif 以及#ifdef语句可以避免类文件的重定义。lab4：：packet.sv部分代码如下：`ifndef INC_PACKET_SV`define INC_PACKET_SVcalss Packet;......
2020-02-27 22:13:19
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翻译 Systemverilog中$display()常见打印选项
语句含义\n换行符\t制表符\v垂直制表符\f换页符\\\字符\"" 字符\a%字符%d十进制输出%b二进制输出%o八进制输出%h十六进制输出%e指数形式输出%f十进制表示方法出书实数%g十进制或者指数表示方法输出实数%s字符串输出%cASCII码输出...
2020-02-26 19:58:39
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原创 芯片验证V0课程lab2-lab3 笔记总结
SystemVerilog常用的随机函数(1) $random() -----平均分布，返回32位有符号随机数；(2) $urandom()-----平均分布，返回32位无符号随机数；(3) $urandom_range(int unsigned max,int unsigned min)-----平均分布，在（min，max）范围中返回无符号随机数。例如lab2代码中：logic ...
2020-02-25 23:52:18
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原创 SystemVerilog学习——系统函数$test$plusargs与$value$plusargs总结
系统函数$test $plusargs与 $value $plusargs总结systemVerilog可以采用define与parameter等方式定义变量，但是需要在编译前完成变量的定义，编译之后不能修改，如果在仿真时需要修改变量，则只能重新定义变量、重新编译。由此引出$test $plusargs 和 $value $plusargs的功能：可以在仿真时从命令框读取参数，从而实现在不重新编...
2020-02-19 16:04:00
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空空如也
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