Verilog 小模块

jerwey

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分类专栏： FPGA Verilog 文章标签： verilog

于 2021-12-09 15:49:07 首次发布

本文链接：https://blog.youkuaiyun.com/jerwey/article/details/121827166

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本文档详细介绍了如何使用`PACK_ARRAY`和`UNPACK_ARRAY`定义的宏，实现二维数组向一维数组的打包与一维数组的拆解。通过生成变量和for循环，这两个宏在硬件描述语言中常用于数据转换，节省内存并便于处理。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

`define PACK_ARRAY(PK_WIDTH,PK_LEN,PK_SRC,PK_DEST) genvar pk_idx; generate for (pk_idx=0; pk_idx<(PK_LEN); pk_idx=pk_idx+1) begin assign PK_DEST[((PK_WIDTH)*pk_idx+((PK_WIDTH)-1)):((PK_WIDTH)*pk_idx)] = PK_SRC[pk_idx][((PK_WIDTH)-1):0]; end endgenerate

PACK_ARRAY & UNPACK_ARRAY

//二维数组打包为一维数组
`define PACK_ARRAY(PK_WIDTH,PK_LEN,PK_SRC,PK_DEST) \
    generate \
    genvar pk_idx; \
    for (pk_idx=0; pk_idx<(PK_LEN); pk_idx=pk_idx+1) begin  \
        assign PK_DEST[((PK_WIDTH)*pk_idx+((PK_WIDTH)-1)):((PK_WIDTH)*pk_idx)] = PK_SRC[pk_idx][((PK_WIDTH)-1):0]; \
    end \
    endgenerate

//一维数组展开为二维数组
`define UNPACK_ARRAY(PK_WIDTH,PK_LEN,PK_DEST,PK_SRC) \
    generate \
    genvar unpk_idx; \
    for (unpk_idx=0; unpk_idx<(PK_LEN); unpk_idx=unpk_idx+1) begin \
        assign PK_DEST[unpk_idx][((PK_WIDTH)-1):0] = PK_SRC[((PK_WIDTH)*unpk_idx+(PK_WIDTH-1)):((PK_WIDTH)*unpk_idx)]; \
    end \
    endgenerate