VHDL之基于层次化设计的数字钟（四）【原创】

呵呵，大家好久很久不见，这段时间是没有心思写博客了，不过从今天开始或许有空了

我会尽量连载完吧。

继续玩转fpga

上次的  VHDL之基于层次化设计的数字钟 还没有连载完呢 我们继续吧，发现了一个问题好像优快云这边的图片看不了哦

都是QQ惹的祸，大家可以去我的百度博客看看

http://hi.baidu.com/glunce/home

 

好了 不说了，下面为大家带来数码显示部分程序

 

shuma.vhd:

 

 

 

 

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity shuma is

port(clk:in std_logic;

      shu0:in integer range 0 to 10;

      shu1:in integer range 0 to 10;

      shu2:in integer range 0 to 10;

      shu3:in integer range 0 to 10;

      shu4:in integer range 0 to 10;

      shu5:in integer range 0 to 10;

      display:in std_Logic;