VHDL之基于层次化设计的数字钟（三）【原创】

今天偷懒一点，直接上代码，然后解释，就行了，这一次做的功能模块是音乐播放模块

所播放的音乐是《世上只有妈妈好》，和好听的一首歌。预告一下，等这个弄完后，我还有有一个密码锁的，放上来，

大家一起学习嘛。

很好，首先明确这个模块的的具体功能，整点报时意味着需要一个使能信号，

然后又由于音乐的音调，因此这里需要一个一个时钟信号：

由于当时的实验箱有1.5MHZ的时钟所以我选用了这个频率作为时钟：对应的音阶如下图：

还想一下，应该还要一个控制节奏的，因此还有一个输入时钟控制节奏的，采用10240HZ ，对应如下图

 

musicplay.vhd

 

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_