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RSS订阅原创 从数字前端的角度看DFT设计
然后将SE配置为0，在接下来的第1个时钟上升沿，A由0跳变成1；在patt1测试中，在SE为1时，给scan chain中第1个和第2个寄存器加载的值为1、1，分别给到与门的A和B。期望的测试结果：在SE为0时，下一个clock上升沿，SO的输出为1。Aotumatic Test Equipment（ATE）是芯片测试仪器，可以存储pattern并将其加载到芯片中，并且可以检测芯片输出，判断是否有故障。模拟IP的所有输入在DFT模式下都应该tie成固定值，防止IP在DFT测试时工作，影响IDDQ测试结果。
2025-06-27 17:15:40
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原创 芯片设计中IO balance的约束
后端会根据模块摆放的位置给出一个大概的参考值。然后前段再添加约束，范围为采样周期的±10%（经验值）。对于输出PAD，约束寄存器到PAD的路劲。对于输入PAD，则约束PAD到采样寄存器之间的路劲。对于数据位宽大于1bit的接口，需要对数据以及相关控制信号进行balance约束。这里只例举了TXD0，RGMII的其它PAD也需要按照上述方式进行约束。
2024-05-24 15:14:16
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原创 常用PT（primetime）命令
group-max_paths xx工具默认只报违反最大的路劲，这个开关可以指定数量-nworst xx 最差的xx条路劲。
2023-08-30 10:57:17
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