Xilinx 7系列FPGA使用 - CLB之Distribute RAM

最新推荐文章于 2024-10-25 10:13:14 发布

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本文介绍了Xilinx 7系列FPGA中CLB如何扩展为分布式RAM，包括不同类型的RAM配置，如单端口、双端口和四端口RAM。详细阐述了SLICEM中的LUT如何作为存储单元，并通过示例展示了如何实现Simple Dual-Port 32 x 6-bit RAM。分布式RAM在特定场景下可替代Block RAM，例如深度小于64-bit或有特定时延要求的情况。

在Xilinx 7系列FPGA使用之CLB探索中研究了CLB的结构，并主要讲述了SLICEM扩展移位寄存器的使用。另外SLICEM还可扩展成分布式RAM，此处就补上对分布式RAM使用的说明。

首先概括一下1个SLICEM可扩展的分布式RAM的所有形式：

Single-Port 32 x 1-bit RAM
Dual-Port 32 x 1-bit RAM
Quad-Port 32 x 2-bit RAM
Simple Dual-Port 32 x 6-bit RAM
Single-Port 64 x 1-bit RAM
Dual-Port 64 x 1-bit RAM
Quad-Port 64 x 1-bit RAM
Simple Dual-Port 64 x 3-bit RAM
Single-Port 128 x 1-bit RAM
Dual-Port 128 x 1-bit RAM

与移位寄存器扩展类似，分布式RAM也是以LUT作为其存储单元，如图1所示为SLICEM中的4个LUT，每个LUT都有如下几个端口：

地址输入：A6:A1 W6:W1

数据输入：DI1 DI2

时钟输入：CK

写使能：WEN

数据输出：O6 O5

移位输出：MC31 （在此处不使用）

仔细研究可发现，D LUT和A、B、C LUT有所区别，其地址输入都由D6:1驱动，而其它LUT的地址输入除了W6:1统一由D6:1驱动，A6:1分别由A6:1、B6:1、C6:1驱动，因此D LUT只能作为单端口RAM使用，而A、B、C LUT除了能作为单端口RAM使用之外，还能作为双端口RAM。如图2所示，以Simple Dual-Port 32 x 6-bit RAM为例，深度为32-bit，每个LUT都有6输入，将地址最高位置1，使两个输出O6、O5有效，剩下5根地址线可得到32-bit深度；数据宽度6-bit，由A、B、C LUT 的2*3个输出组成。

与移位寄存器类似，XST综合器能自动将规范的代码综合成分布式RAM，如以下代码，实现了Simple Dual-Port 32 x 6-bit RAM的结构，综合出的结构如图3所示

module dbram_lab(
    input clk,
    input rst,
    input wen,
    input [4:0] raddr,
    input [4:0] waddr,
    input [5:0] din,
    output [5:0] qout
    );
         
reg [5:0] ram[0:31];

always@(posedge clk)
    if(wen)
        ram[waddr]<=din;

assign qout=ram[raddr];

endmodule