用verilog实现m序列生成

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#verilog #m序列 #伪随机序列

本文介绍了如何使用Verilog语言实现M序列生成，重点强调M序列作为最长线性反馈移位寄存器序列的特性。通过设定4级寄存器，并确保特征多项式为4次本原多项式，如x^4+x+1，遵循反馈逻辑a4 = a1 + a0（mod 2）。文中提供程序并展示仿真结果，显示周期为15的伪随机序列，这种序列在通信中用于扰码目的。

m序列是最常用的伪随机序列，是最长线性反馈移位寄存器序列的简称。如果是4级的寄存器（下面都假设n=4），那么最长周期是2^4-1=15。

m序列的特征多项式必须是4次的本原多项式。必须满足条件：

1、既约的；

2、可整除x^15+1，这里15=2^4-1；

3、不可整除x^q+1，q<15。

若已知4次的本原多项式为x^4+x+1，那么反馈逻辑就是a4 = a1 + a0（mod 2）。然后赋予初状态，那么由线性反馈逻辑和初状态就能决定m序列了。

下面是程序：


仿真的结果如图：

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