hunterlew的专栏

m序列是最常用的伪随机序列，是最长线性y

终于指导完全国电设回家了，在家两星期时间里，除了把美食都重新过一遍外，计划做两件事，其中一件事就是学会Xilinx ISE软件。因为实验室都用的Xilinx的fpga芯片，因此要做好准备先学软件操作流程，现记下。我安装了12.4版本，首先设计：1、文件-->新建工程，命工程名，注意这个工程名就是文件夹的名字，然后next。选芯片、封装、速度、综合工具、仿真工具、语言等。2、新建了工程后

Chipscope初体验： 最近想把之前做的fir滤波器模块连上AD和DA，为了测试AD和DA可用，不需要以前的亮灯来测试了，直接用chipscope实时采集。工程检查完语法错误后，添加cdc文件，双击打开，一直next到ILA核配置界面：Trigger什么的都选1，接下来captureparameter：Data Same As Trigger勾取消。

计算机中是如何存储和表达数字的？对于整数，情况比较简单，直接按照数学中的进制转换方法处理即可，即连续除以2取余。这并不是难点，真正的难点在于小数是如何转换为二进制码（即浮点数）的。当然，从数学的角度来讲，十进制的小数可以转换为二进制小数（整数部分连续除2，小数部分连续乘2），例如125.125D=1111101.001B，但问题在于计算机根本就不认识小数点“.”，更不可能认识1111101.0

MATLAB与ISE联合仿真的必备流程一般的仿真流程是，通过MATLAB进行核心算法的仿真，然后从MATLAB产生数据并传给ISE的testbench，运行verilog程序，并将输出数据在Modelsim中仿真，并写回MATLAB中观察（例如频谱等）。MATLAB写入testbench：MATLAB：sin_data=dec2bin(sin_data); [m,n]=size

听说Modelsim是神器，最近写了FIR和IIR程序需要仿真，用ISE内置的ISim似乎没法看连续波形，因此想装Modelsim，配置上花了不少功夫。如果和我一样用的ISE版本是12.4，强烈建议用Modelsim6.5即可，配置过程简单，无非就是编译Xilinx库并导入Modelsim中。如果不导入Xilinx库，在ISE调用编译时会报错，类似于弹出一个对话框，提示说找不到库。编译教程可以

最近要求用fpga仿真fir和iir滤波器并比较它们的性能。fir一天即完成，而iir花了近一个多上星期才搞出来，没有想象中这么简单，需要考虑很多细节。         fir滤波器由于没有反馈，因此跟着时间往前计算，实现流水线也不难，总能得到结果。而iir滤波器由于存在反馈，很容易由于量化误差问题而导致不稳定。还有其他一系列细节问题，如下：1、  考虑好输入是有符号的，滤波器系数也是有符

实验室学长让我重新把verilog书看看，拿起以前的课本就看了起来。有些新的东西在这记下了。关于阻塞和非阻塞赋值，记住八大原则：1、时序电路建模时，用非阻塞赋值；2、锁存器电路建模时，用非阻塞赋值；3、用always块建立组合逻辑电路时，用阻塞赋值；4、在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值；5、在同一个always块中不要既用非阻塞赋值又用

《命名规范》1、  文件头：必须包含正确的版权信息和声明。可以包含简短说明、设计工程师名字和电子邮箱、版本几对该文件进行更改的列表。格式：/*--------------------------------------------------------------------------------------------------------------

spld、cpld及fpga等能实现任何逻辑的本质是，任何一个逻辑都能由多项式表示（或逼近）。多项式无非就是乘运算和加运算。而正好，与门符合乘，或门符合加。fpga扩展架构SOPC，即片上可编程系统。分为两种，一种是纯FPGA架构的SOPC，称SOPC系统。一般内嵌乘法器、乘加器、吉比特传输模块等等，可以使原来利用逻辑实现的资源消耗多、速度慢的算法得到很大的优化。另一种是围绕FPGA的

最近读了许多VHDL代码，虽然没有系统的学过，但还是能看懂，把常用的贴着，部分还是能结合verilog理解。

总的来说，fpga测量频率有两种算法，就是常说的测频和测周。专门翻了一下《电子测量》课本找定义，测频是在一段闸门时间内对输入信号周期进行计数，而测周则相反，是在输入信号的时段内，对标准信号周期进行计数。可以理解为，测频是用慢时钟测高频，测周是用用快时钟测低频周期。这种理解也符合“高频测频，低频测周”的说法。就以测频算法为例写程序。难点是对闸门开始和结束标志的捕获。那我们可以用低频信号时

测周测频存在+1误差，因为在闸门开始的时间内，计数不一定就开始了。例如测频方法，在低频时相对误差就大了。虽然有高频测频低频测周的说法，但难以确定一个界限。因此要找一个一劳永逸的频率算法。

beginDB8 送入写第二行的指令RS disp_count Data_Second_Buf state 写完第一行进入写第二行状态endelsebeginDB8 Data_First_Buf RS 表示写数据disp_count state endendWrite_Data_Second: //写第二行数据beginif(

暑假要弄fpga，上一次用好像是去年的暑假，感觉流程什么的忘了。所以这次一定要把流程

今天进行了fpga的按键操作学习，本来以为很简单，queshi

接上一篇的内容，编译完成后就可以准备把程序下到板子里。其中遇到bushao

算法分为两部分，零点的确定和脉冲波的产生。

矩阵键盘相比独立键盘，其实就是起到节约IO口的zuo

之前一直是写一个文件的工程测试用，现在需要将之前写的一些文件放一起，作为多个模块，就需要有个层次设计的概念。今晚研究了一番，大概有两种方法。综合文件法和原理图方法。

曼彻斯特编码是非常常见的编码。

今天偶然要写来测试芯片的。以前都是写的verilog，无奈芯片使用VHDL写的，好像不能用verilog写的测试文件去测vhd文件。所以只能现学。在这里贴出基本的格式，以后方便查阅。

答辩完了，放上来毕设的最后一部分内容，CNN的硬件加速。大多数论文采用的FPGA加速大多基于HLS或是OpenCL，用高级语言编写的。我没有接触过，不知道转化为底层HDL效率如何。本科学了verilog，因此还是用的verilog HDL硬件语言设计的。 传送门如下：https://github.com/hunterlew/convolution_network_on_F...