66、硬件逻辑合成与安卓恶意软件检测技术解析

硬件逻辑合成与安卓恶意软件检测技术解析

1. VHDL与逻辑合成基础

VHDL 由组合电路和寄存器组成，但没有隐式有限状态机、定时延迟和多维数组支持。描述数据从一个寄存器传输到另一个寄存器时如何变化的 VHDL 代码被称为 RTL（寄存器传输级），这种转换通常由寄存器之间的组合逻辑完成。

逻辑合成是 ASIC 通用设计流程中设计输入阶段之后的一个重要环节，它是电子设计自动化的一个方面。逻辑合成就像 C 编译器在 C 语言和机器语言之间建立联系一样，为 HDL 代码和网表之间提供了一种通信方式。不过，逻辑合成过程较为复杂，需要使用 VHDL 或 Verilog 的子集，在使用 HDL 逻辑合成工具时，必须具备硬件知识，因为这些工具要生成网表，且需要提前进行预期规划。逻辑合成基本上可以看作是将 RTL 级的电路行为转换为逻辑门实现设计的过程。

合成工具会为 FPGA 等逻辑设备生成位流。当 HDL 行为模型有了状态图、真值表和其他图形模板后就完成了，因为它没有任何逻辑单元引用。之后，需要一个单元库（包含各种逻辑单元，如与非门）和一个逻辑合成器（用于文档和软件）来进一步模拟模型，以确定所创建的设计是否满足需求，这样合成器才能生成结构模型，建立与逻辑单元的引用。逻辑合成没有标准格式，但 EDIF 是最常用的。设计完成后会再次进行模拟，并与早期模拟进行比较，以关注特定类型 ASIC 的布局。使用高级合成（ESL 合成）工具，可以将逻辑合成设计中代表电路功能设计的部分转换为使用算术和逻辑等多种操作，这些使用 C++ 等高级语言的工具已在商业中得到应用。

2. 逻辑合成的阶段

逻辑合成的机制可以通过两个基本阶段来描述，这两个阶段分别展示了前端和后端的