12、多通道单芯片接收器时钟恢复拓扑结构解析

多通道单芯片接收器时钟恢复拓扑结构解析

1. 频率采集相关问题

在数据接收过程中，输入数据的非线性操作会根据接收到的数据模式在不同频率上产生频谱功率。对于没有频率采集功能的锁相环（PLL），它可能会锁定到某些谐波频谱内容，从而导致对数据流的错误解读，即所谓的谐波锁定或假锁定。

频率采集辅助功能可以在失锁时提高采集速度。然而，由于现代工艺中制造公差的增加，一些出版物中建议的在两条路径之间进行自由运行频率切换通常并不可取，因为切换噪声可能会使环路再次失去频率锁定。带死区的频率检测器是解决这一问题的理想方案。

需要注意的是，频率采集是下面要讨论的所有闭环时钟恢复拓扑结构都会面临的问题。不过，发射端严格的频率稳定性要求以及 8b/10b 编码数据流中数据游程长度的减少，在一定程度上缓解了这个问题，并且在很多情况下可以省略频率采集路径，特别是在基于非常精确参考时钟的接收器方案中（如相位插值、注入锁定）。

2. 不同时钟恢复拓扑结构介绍

2.1 DLL 基拓扑结构

为了避免在单个芯片上使用多个振荡器，可以在芯片周围集中生成和分配参考时钟。在每个接收器通道中，将该时钟输入到电压/电流控制延迟线（VCDL/CCDL）中，使其与接收到的数据流对齐。在大多数电路中，这种参考时钟可以直接从发射时钟源获得，从而显著减少开销。

锁相环（PLL）和延迟锁定环（DLL）时钟恢复结构有相似之处。相位检测器和环路滤波器的工作方式与 PLL 结构相同。环路滤波器提供的控制电压用于调整 VCDL 的延迟。与 VCO 控制电压作用于时钟频率（即相位的导数）不同，VCDL 控制电压直接作用于时钟相位。这意味着延迟线不会在环路传递函数中