FPGA Nios核添加新部件后编译不通过问题

最新推荐文章于 2021-03-17 08:28:46 发布
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分类专栏： General Problem 文章标签： fpga nios soc问题 kernel 添加部件 编译不通过
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本文链接：https://blog.youkuaiyun.com/hookie1990/article/details/43085885
本文详细记录了在使用Nios核进行开发时，添加PIO用作LED驱动后遇到的编译问题。面对N/AuntilPartitionMerge错误、更新内核导致的链接错误以及交叉连接点问题，作者最终通过调整线路布局找到了解决方案，分享了从问题到解决的过程，以及Quarters工具在这一过程中的作用。

    今天在做Nios的核时候，添加了一个PIO用作LED驱动后，很难编译通过。

    编译时，总是出现N/A until Partition Merge，并且会有一定数量的错误。

    检查后发现在Nios改变后会提示更新Kernel核，更新后许多引脚出现了链接错误，改正这个错误后，发现还有大约5个错误，实在找不到的时候，发现某些线上有连接交叉点，一条线上，就是那种原本以为一条线上多了也不会影响传输和信号的交点，后来改正后编译通过，所以说，Quarters 工具简直。。。。



quartus_ii_常见的19个错误、28个警告
Studying……
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(一)Quartus警告解析　   1.Found clock-sensitive change during activeclock edge at time on register "" 原因：vectorsource file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。 措施：编辑vector
error199062 run partition merge with top-level name before running EDA Netlist Writer
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quartus simulation 只运行analysis进行simulation会出现此问题 对文档进行重新编译 再运行simulation就可以解决了，
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2007-07-17 14:40:24 在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策群力,把自己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路.    下面是我收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家一点帮助,如有不
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