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VCS 要进行simulate，有 two-step flow 和 three-step flow 两种方式。内容先compile，再simulate特点：仅支持 verilog HDL 和 SV. （对我已经enough了)理解compile是构建design的实例层次，得到一个可执行的二进制文件simv，用于后续仿真；simulate是进行具体的仿真。内容先analysis，然后elaboration，再simulate.特点：用于VHDL和verilog两个混合design的仿真。理解。

打开verdi；表示后台工作；直接选择code文件；直接选择波形文件（不限fsdb格式）文件，从而不需要进入verdi后手动选择；-simflow让verdi使用vcs仿真产生的kdb库（默认是手动指定kdb库文件名；chiron.vchiron.v打开波形文件（./run以后会自动生成，每生成说明./bld错了）.fsdb文件；run文件里生成波形的要点代码因为 10000000 其实完全不够，看到的信号都是X，你还不知道为什么 (ㄒoㄒ) … 血与泪的教训啊家人们！若run里的。

Github是一个面向开源与私有软件项目的托管平台，Git源自其内部的版本库格式.2008年上线，18年被微软收购；有很多知名的开源项目：jQuery、python等Github有企业版，要付钱. 免费用户只能使用公共仓库，代码要公开；付费用户可建立私人仓库.

个人整理的Systemverilog笔记。

Perl脚本语言的学习笔记。Linux下文本操作的快捷方法。

1. 为什么用“打两拍”来应对跨时钟域的亚稳态，“打一拍” 不行吗？2. 为什么说，用“打两拍”只是降低了亚稳态的概率，但也有可能导致亚稳态的传递呢？3. 假设是DFF（D触发器），其亚稳态稳定后的值，会恢复为正确的预期输出值吗？ 还是就算稳定了也是无效输出？4. 即使 “打两拍”能阻止“亚稳态的传递”，但亚稳态导致后续FF sample到的值依然不一定是符合预期的值，那 “错误的值” 难道不依然会向后传递，从而造成错误的后果吗？......

上周五计划用DPI调用C++程序，并首先运算参数（形参、实参）数据的传递，结果好多bug！网上DPI的信息少，google上都不多；或通篇只能调C程序而不能调用C++。好在最后，捣鼓出来了。俺很高兴，记录一下：Linux下如何用VCS实现DPI调用C++！.........

vim是linux里的文本编辑器，但是比“记事本”（linux里是gedit）多了很多功能，而且支持很多功能、命令、快捷键，用熟了以后会大大提高文本编辑的便捷性。............

VLSI Final Project：小型卷积核单元设计 项目总结0 项目背景​ VLSI流程课程在期末要求完成一个project，来让我这样的小白简单走一遍VLSI的设计流程有个概念。作业内容是实现一个简单的小型卷积核，给定输入的数据后能计算并返回相应正确的卷积运算结果。整个project主要分功能仿真，然后是综合，再综合后仿真，形式验证。我个人任务主要是根据需要设计并完成verilog部分工作，队友完成了后续的综合、后仿真、形式验证等内容，所以我对verilog内容熟悉一些，也主要记录这一块的内容与

IEEE754浮点数标准（SP、DP、EP格式为例）总结，以及浮点数机器码表示总结。

小白入门学习写makefile，了解什么是makefile、如何写makefile~make是GNU里的一个utility，可实现方便的自动化编译，在unix和linix都可以写;首先要写一个文本叫 makefile，然后调用命令`make`，terminal即会按makefile的内容对工程或源文件进行 re-compile or link；makefile中写的内容，表示的是 how、when对什么文件进行remake，从而让我们后续可以方便的 “一键remake”。...............

1 如何让Quartus和Modelsim实现联动仿真Quartus中新建一个工程，注意，Simulator设置为Modelsim。如果你的工程已经建好了，可以通过【Assinment -> setting -> EDA Tool Settings】去修改simulator。路径设置为Modelsim的win64文件夹。新建一个Verilog文件，复制一份简单的代码。编译（ctrl+l）Tool->Run Simulation Tool->RTL Simulation