【个人笔记】VCS工具与命令

Title：VCS工具学习

一 介绍

• 是什么？

  VCS (Verilog Compiler Simulator) 是synopsys的verilog 仿真软件，竞品有Mentor公司的Modelsim、Cadence公司的NC-Verilog、Verilog—XL.

  VCS能够 分析、编译 HDL的design code，同时内置了 仿真和调试 功能，以及 支持SV、验证规划、覆盖率分析和收敛的验证功能（集成了这些工具：SystemC、Verdi、UCLI Unified Command-line Interface、Built-In Coverage Metrics等）；可以理解为是芯片领域的 IC前端的前半部分阶段的IDE（因为后面还要另用DC跑综合，也是前端）。

• 在chip flow中的位置

  chip flow是前端、后端；前端分为前仿、综合（Synopsys用于跑综合的软件是DC, design compiler）、后仿，区分是有没有综合过；后端有DFT、layout、CTS、placement、route等。

• vcs和verdi的区别

  vcs是仿真代码来生成波形的，verdi是看波形的.

• vcs和dve的区别

  dve是VCS的GUI. （但很多地方如zx和synopsys培训机房都不装…不懂…）

  打开DVE的command：./simv -gui

二 用法学习

• VLSI课程使用的cmd case

  编译：

  vcs -full64 +2k -debug_access+all -timescale=1ns/1ns top.v

  仿真：

  ./simv 或 ./simv -gui

• 粗暴图示

  compile

  

  elaborate

  

  simulation

  

1 简介：VCS的两种simulate flow

VCS 要进行simulate，有 two-step flow 和 three-step flow 两种方式。

• two-step flow

  内容：先compile，再simulate.

  特点：仅支持 verilog HDL 和 SV. （对我已经enough了)

  理解：

  1. compile是构建design的实例层次，得到一个可执行的二进制文件simv，用于后续仿真；
  2. simulate是进行具体的仿真。

• three-step flow

  内容：先analysis，然后elaboration，再simulate.

  特点：用于VHDL和verilog两个混合design的仿真。

  理解：

  1. analysis：根据不同语言进行细化解析、检查语法错误；

     analysis是根据code是VHDL、Verilog、SV等进行解析、语法检查，转为中间文件库——VHDL design，用vhldan编译、转为vhdlan文件；Verilog design用vlogan编译，转为vlogan文件；

     elaboration是根据中间文件，从顶层module开始link，得到可执行文件simv；

  2. elaboration：link各个模块，产生可执行文件simv

     建议用-top 指定top module，否则默认从-work指定的库内最顶层的module开始；若有多个top-level module，就全执行一遍。

  3. simulate依然是仿真。

2 Option参数

根本写不完，于是用到哪些，写哪些。(￣▽￣)"

2.1 Option：two-step flow

compile阶段

• 基本用法

  vcs [各种option] .v文件

• 吐槽

  vcs -h 东西不多；

  verdi -h 东西贼多贼全，匪夷所思！

• 版本查看option

  常见option（我用到了就是常用(￣▽￣)" …）：

  1. -h 就是help——查看用vcs compile的option；