FPGA+DSP SRIO通信（四）——中断系统（一）

最新推荐文章于 2025-04-30 12:33:42 发布
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本文介绍FPGA如何通过SRIO向DSP发送中断，重点探讨6678 DSP的中断系统，包括系统事件、SRIO中断与系统事件的关系及映射方法，涉及ICRR、ICSR和ICCR寄存器的作用，并给出中断配置的代码示例。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

这学期一直在忙项目的事情，没什么时间写博客，最近过年闲下来，会把之前欠的内容补上。

目录

（本文的基础是FPGA能向DSP发送doorbell类型的包。）

从上一节FPGA+DSP SRIO通信（三）——基于LSU的数据传输我们已经了解到了如何将数据通过SRIO，以LSU的方式传输。而现实的数据传输任务中除了传输数据，还需要传输中断。例如，使用FPGA将一段视频传输给DSP，除了需要传输数据，还需要在传输一帧数据之后，向DSP发送中断，以告知CPU—— “DSP的存储空间中数据已经存在，请及时读取”。这便是中断最常用的场景。

1、6678的中断系统

1.1、系统事件

在谈SRIO的中断系统之前，先说一说6678DSP中断系统。
C6678的CPU中断是由C66x CorePac Interrupt Controller配置的。该中断控制器（C66x CorePac Interrupt Controller）,下文直接称66x中断控制器。

66x中断控制器允许将最多128个系统事件映射到12个CPU中断上（CPUINT4 - CPUINT15），或映射到CPU异常，或映射到高级仿真逻辑上。。

上面说的CPU异常和高级仿真逻辑都不是今天的重点，我们最重要的，要理解的概念是——系统事件，系统事件包括核上产生的事件以及片级事件（也就是 外设产生的中断事件）。

额外的系统事件被路由到每个C66x CorePac，以提供额外的芯片级事件，因为CPU中断/异常作为仿真事件被路由到中断控制器，所以额外的系统事件也可以走这条路 。此外，错误类事件或不常使用的事件也通过系统事件路由器路由，以减轻C66x CorePac中断选择器的负担。 这是通过芯片级中断控制器（CIC）块完成的，CIC使用的时钟是CPU主频的六分之一。

事件控制器由简单的组合逻辑组成，为每个C66x CorePac提供附加事件，加上EDMA3CC，CIC0和CIC1为每个C66x CorePac提供17个附加事件和8个广播事件，CIC2提供26个和24个附加事件给 EDMA3CC1和EDMA3CC2，CIC3分别为EDMA3CC0和HyperLink提供8个和32个附加事

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DSP SRIO接口收发配置
wangjie36的博客
06-15 4462
5,6位用于选择Doorbell中断状态寄存器，对于TI DSP的srio包含了四个中断状态寄存器，即DOORBELL[0-3]_ICSR，每个寄存器仅有16位有效，即每个寄存器可以支持16个中断源，所以四个寄存器可以支持64个中断源，在TI Nyquist的4 core DSP中，我们在使用中可以为每个core分别配置一个ICSR寄存器，这样当对应的寄存器的某位置位了，相应core会相应该中断。另一端FPGA或DSP检测到DSP的数据后，进行缓存，检测收到门铃后延迟一段时间并回发收到的数据。
FPGA+DSP SRIO通信（三）——基于LSU的数据传输
haiyonghao的博客
05-15 1万+
之前的配置中我们知道如何配置通道速率、设置deviceID。 也就是马路已经铺设好了，我们应该造车了。 搏一搏，单车变摩托！ SRIO不是单车，而是摩托车，我们需要搏一搏，把这个摩托车造出来，在我们已经铺设好的高速路上飞驰。 目录 一、LSU寄存器基本介绍 二、LSU传输流程 三、LSU方式_发送代码的实现 下面提及的关于LSU寄存器的详细知识，在我的以下两篇博客中...
dsp和fpga的通讯
weixin_41950112的博客
03-29 4931
（1）：之前一直好奇DSP和FPGA的地址怎么对应过去的。 先配置好管脚： void InitXintf16Gpio() //16位； { EALLOW; GpioCtrlRegs.GPCMUX1.bit.GPIO64 = 3; // XD15 GpioCtrlRegs.GPCMUX1.bit.GPIO65 = 3; // XD14 GpioCtrlRegs.GPCMUX1.bit.GPIO66 = 3; // XD13 GpioCtrlRegs....
基于Verilog的SRIO在FPGA上的实现与测试
最新发布
weixin_30995917的博客
04-30 1119
在现代信息技术和高速数据传输需求的推动下，SRIO（Serial RapidIO）总线技术凭借其高性能、低延迟、多带宽等优势成为众多设计者和开发者在通信、计算和存储系统集成中的首选。SRIO总线技术不仅仅是一种简单的总线标准，它是构建复杂系统内部或系统间通信的基石，能够实现模块之间的高速数据交换。在FPGA中实现SRIO接口，通常遵循以下设计流程：需求分析：明确SRIO接口所需满足的功能、性能指标以及与其他模块的交互方式。
SRIO——DIO通信模式
m0_54369128的博客
03-13 3600
框架流程 direct I/O的LSU模块（加载/存储）是所有传出的direct I/O 包（direct I/O 包）的来源。 通过direct I/O包，Rapid I/O包包含了目标设备上数据的存储地址和读取地址。 direct I/O 需要RapidIO源设备包含目标设备的本地存储器地址列表。 一旦地址列表建立，RapidIO源控制器就利用这些数据来计算目标地址，并将其插入到包header里。RapidIO目标外设从接收到的包header中提取目标地址，并通过DMA把包的payload(包的
SRIO——板件通信的桥梁
m0_54369128的博客
02-27 2951
RapidIO是一种高性能、 低引脚数、 基于数据包交换的互连体系结构，是为满足和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准。主要应用于嵌入式系统的互联，支持板间通信、芯片到芯片的通信，可以用作嵌入式设备的背板连接方式。RapidIO使用了三层分级结构分别是：逻辑层、传输层和物理层。逻辑层：位于最高层，定义全部协议和包的格式，它们为端点器件发起和完成事务提供必要的信息；传输层：规范位于中间层，定义了RapidIO地址空间和在端点器件间传输包所需要的路由信息；物理层：规范在整个分级结构的底部，包括
DSP与FPGA的SRIO通信实现
小裘的博客
07-19 1万+
引言   本文主要介绍在FPGA和DSP之间实现SRIO通信的过程。FPGA和DSP的型号分别为JFM7VX690T80-AS（XC7VX690T）和TMS320C6455。目前实现的是两者互相交替发送门铃事务，系统功能示意图如下图： 参考资料： SPRAA89A - TMS320C6455 Design Guide and Comparisons to TMS320TC6416T DS183 - Virtex‐7 T and XT FPGAs Data Sheet:DC and AC Switching
FPGA+DSP SRIO通信（四）——中断系统（二）
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05-22 6763
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SRIO系列-基本概念及IP核使用
sqzjiayou的博客
04-17 3523
RapidIO互连架构是一种高性能的数据包交换、互连技术，旨在与最流行的集成通信处理器、主机处理器和网络数字信号处理器兼容。它解决了高性能嵌入式行业对系统内互连中的可靠性、更高的带宽和更快的总线速度的需求。RapidIO标准被定义为三个层：逻辑、传输和物理。逻辑层定义了总体协议和数据包格式。这是端点启动和完成事务所必需的信息。传输层提供了数据包从端点移动到端点所需的路由信息。物理层描述了设备级的接口细节，如数据包传输机制、流量控制、电气特性和低级错误管理。
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10-08
dsp通过xintf与FPGA并行通信，dsp与FPGA程序都有，测试可以使用
DSP与FPGA之间SRIO通信——门铃中断问题
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如果直接写“0”，那就是不起作用，同时可以对其它的寄存器做修改，如果想让其它的配置生效，就需要再写一次“1”，如此两次先后调用CSL_srioHwSetup才能将它的工作模式正确配置为1x/1x模式。还有一个我遇到的问题是，当时没注意到这个sys_rst是高电平复位，我直接把接了外部复位按键的Pin接到了sys_rst上，而电路上做的是低电平复位，导致没有按键按下的时候IP一直处在复位状态。，用的是下图中的电路。通过对IER寄存器的配置，可以实现对中断的管理和控制，确保中断能够按照预期的方式触发和响应。
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XINTF是TI DSP的一个外部接口，设计用于与FPGA、外部存储器或其他外部设备进行高速数据交换。它通过并行总线实现数据的传输，相比于串行通信方式（如SPI、UART等），XINTF能够提供更高的带宽和更低的延迟，因此非常适合用于高性能的实时系统。XINTF方案为DSP与FPGA的并行通信提供了高效的解决方案。通过并行总线传输数据，XINTF能够实现高速、低延迟的通信，非常适合实时系统中的数据交换。在嵌入式系统中，结合DSP的信号处理能力和FPGA的并行计算能力，可以有效提升系统的性能。
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### FPGA与DSP间基于SRIO的门铃中断机制 在FPGA与DSP间的通信中，为了确保高效的数据传输并及时通知DSP有新数据到达或特定事件发生，采用了门铃（Doorbell）中断机制。当FPGA需要向DSP发送消息或指示某些条件已满足时，会触发这种特殊的中断。 #### 门铃中断的工作原理 门铃中断允许FPGA通过设置一个专门设计的状态位来告知DSP某个操作已完成或是存在待处理的任务。一旦状态位置位，就会激活连接到DSP的硬件线路，从而引起后者执行相应的服务程序[^1]。 具体来说，在支持SRIO协议的情况下，FPGA可以构建并向DSP发出一种称为“doorbell packet”的特殊报文。这类报文并不携带实际的有效载荷而是用来唤醒远端设备上的软件组件以便其能够查询新的情况或准备接受后续到来的信息流[^2]。 #### 实现方法 要实现在FPGA侧发起针对DSP的门铃中断请求，需遵循如下几个方面： - **配置CIC+INTC模块**：这是指完成对核心互联控制器(Core Interface Controller, CIC) 和内部嵌入式中断控制器(Internal Nested Vectored Interrupt Controller, INTC) 的初始化工作，使得它们准备好接收来自外部源如SRIO链路上产生的各类事件的通知。 - **编写Verilog/VHDL代码片段** 下面给出一段简单的VHDL伪码作为例子展示如何定义一个函数用于创建doorbell packets并通过指定通道将其传递给目标节点(DSP): ```vhdl -- 定义一个过程用于生成并发送doorbell包 procedure send_doorbell_packet ( signal srio_channel : out std_logic_vector; constant destination_id : integer := DESTINATION_ID; -- DSP ID constant doorbell_value : integer := DOORBELL_VALUE -- 自定义值 ) is begin -- 构造doorbell包头部信息 construct_header(srio_channel, "DOORBELL", destination_id); -- 添加doorbell有效负载 append_payload(srio_channel, to_stdlogicvector(doorbell_value)); -- 发送整个packet transmit_packet(srio_channel); end procedure; ``` 此段代码展示了怎样封装一个doorbell类型的事务，并经由选定的SRIO信道传送给预设的目的地址即DSP实例。每当调用`send_doorbell_packet()` 函数时，它会在两者之间建立一次单向通讯路径以传达即时性的控制指令或者同步信号。 #### 处理潜在问题 值得注意的是，在实践中可能会遇到一些挑战比如因持续不断地尝试写入而造成的资源争用现象。如果DSP一侧未能正常响应，则可能导致FPGA继续无休止地试图更新共享存储器区域进而影响整体性能甚至造成系统崩溃。因此建议加入必要的流量控制措施防止此类状况的发生[^3]。
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