Verilog
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文章平均质量分 70
FolovL
这个作者很懒，什么都没留下…
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Verilog HDL计数器设计（作业1）
Verilog HDL计数器设计（作业1）目录：Verilog HDL计数器设计作业1设计内容信号定义RTL设计图Quartus RTL电路图计数器波形仿真图计数器代码设计内容信号定义RTL设计图Quartus RTL电路图计数器波形仿真图计数器代码设计内容设计一个计数器，该计数器在电路复位后会循环的从0值递增计数到最大值，计数最大值是一个循环变化的过程，计数器复位之后，第原创 2016-11-20 22:24:19 · 18686 阅读 · 1 评论 -
Verilog HDL计数器组合电路（作业2）
目录目录实验内容一Visio绘制的RTLQuartus扫描生成的RTL计数值的SignalTap截图代码实验内容二Visio绘制的RTLQuartus扫描生成的RTL计数值的SignalTap截图代码实验内容一使用Veriog - HDL语言，DE0 FPGA开发板在 DE0 开发板的最右侧的 HEX LED 数码管上，进行计数并用十进制数进行显示。计数器特征如下：该计数器在电路原创 2016-11-30 10:43:05 · 1971 阅读 · 1 评论 -
Verilog HDL DDS设计（作业3）
实验内容在FPGA上设计一个DDS模块，在DE0 开发板上运行，在FPGA芯片内部合成出数字波形即可。不用输出模拟信号，本模块满足以下条件：使用板载晶振的50MHz时钟，合成以下频率的信号1、500KHz 正弦波信号。 2、1MHz 正弦波信号。 3、3MHz 正弦波信号。 频率字字长32位，波表ROM尺寸为 10比特地址，1024个word波形格式为2补码格式，12比特量化每个CLK输出原创 2016-12-19 23:00:05 · 6134 阅读 · 1 评论