- DDR does require cleaner reference signals, reduced setup and hold times, and matched signal lengths to reduce signal skew effects.
- Vref should be isolated from other nets, decoupled from both VDD (supply voltage) and VSS with balanced decoupling capacitors and routed at least 20 mm away from other signals.
- Vref must track 0.5* VDD
- Additionally, the use of a distributed decoupling scheme helps minimize capacitor ESL and localize transient currents and returns.
- Route DDR signals only on layers that are directly adjacent to a common reference plane.
- Keep the data (DQ), data strobe (DQS) and data mask (DM) signals related to the same byte lane matched in length to maximize the timing margins. Route each 8-bit data group (DQ, DQS, and DM) on the same layer with matched trace lengths (+/- 2.5 mm) to minimize skew. Vias and BGA breakout patterns should be included in the analysis of each trace length.
- To help reduce crosstalk, isolate data and data strobes from the address and command signals by routing different signal types on separate layers of the PCB.
- Separate data and control nets by a minimum of 0.5 mm to minimize crosstalk.
Isolate signal groups using different resistor packs. Data signals and data strobes can be grouped together. Address and command signals can be grouped together, but use a different register pack from the one used for the data signals. Clock signals should also use a different resistor pack. - If DIMMs are used, place series resistors close to the first DIMM to simplify routing.
- Place termination resistors on a top layer VTT island that is at the end of the bus.
- Use wide island traces to increase current capacity.
- Place the VTT generator as close as possible to the termination resistors.
- Route data, address, and command signals in a daisy-chain topology.
- Route control and clock signals point-to-point.
- Do not allow total trace lengths for any point-to-point signal to exceed 50 mm.
- Do not allow total trace lengths for any daisy-chained signal to exceed 75 mm.
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