7、异步逻辑电路设计：从基础到实践

异步逻辑电路设计：从基础到实践

1. 异步电路基础拓扑

异步电路的运行不需要时钟输入，它主要由组合逻辑块和延迟块构成。延迟块本质上也是一个组合逻辑电路，其输入代表电路的当前状态，而输出则反馈到组合逻辑的输入，从而形成电路的下一状态，具体结构如图 1 所示。

设计异步电路需遵循特定步骤：
- 构建原始状态流表，该表要列出异步电路所有可能的状态和状态转换情况，且每行只能有一个稳定状态，以维持基本模式的运行。
- 形成仅包含电路输出的表格，记录电路从一个状态转换到另一个状态时的所有输出变化。

为了在生成最终电路前简化原始状态和输出表，需要使用蕴含表。在异步电路设计中，由于电路延迟可能导致多个状态同时转换，进而产生不期望的输出，即竞争条件。消除竞争条件的有效方法是在简化后的状态表上操作，去除那些使电路偏离基本模式运行的状态转换。

2. 基本模式异步逻辑电路设计实例

2.1 电路功能与状态分析

以一个具有两个输入（in1 和 in2）和一个输出的电路为例。该电路的功能如下：
- 当 in1 = 0 时，输出为逻辑 0。
- 当 in1 = 1 时，in2 的第一次变化使输出变为逻辑 1。
- 当 in1 切换回逻辑 0 时，输出回到逻辑 0。

根据其时序图（图 2），可以确定电路的所有可能状态：
| 状态编号 | in1 | in2 | 输出 | 状态描述 |
| ---- | ---- | ---- | ---- | ----