MIPS架构的cpu设计仿真（武汉大学）——1

打算在接下来几天完成下学期的计组实验

总目标：

最低：用硬件描述语言（Verilog）设计MIPS流水线CPU，支持如下指令集：

{add，sub，ori，lw，sw，beq，j }：

进一步：支持更多的指令，中断与异常处理，以及看下学期能不能下板子。

首先，工欲善其事必先利其器。

环境搭建：

必备：

1，modelsim软件

提高开发效率：

1，利用notepad++进行verilog编写（因为modelsim的编辑界面简直让人吐血，又因为毕竟只用modelsim几天，没有必要使用重型的IDE，所以选用notepad++）

2，利用visio进行逻辑图的绘制

3，写一个将mips汇编转机器码的小程序（穷人版的编译器），然后方便对CPU做测试，其实如果标准都按mips官方标准来。。。用现有的linux下的编译器也可以。

前置技能点：

1，计算机组成原理（我刚刚考完计组，滑稽.jpg)

 要求对流水线的深刻理解与掌握

2，verilog语言基本姿势（不用精通，了解就可以了）

参考书籍：