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RSS订阅原创 第二章 定点数除法-例题
不恢复余数除法与恢复余数除法当使用恢复余数除法时，第i次的计算中余数记作RiR_iRi当Ri为负时，要恢复余数，即：Ri′=2∗(Ri+Y)R'_i=2*(R_i+Y)Ri′=2∗(Ri+Y)则第i+1次的计算的余数可表示为：Ri+1=Ri′−YR_{i+1}=R'_i-YRi+1=Ri′−YRi+1=2∗(Ri+Y)−YR_{i+1}=2*(R_i+Y)-YRi+1=...
2020-03-10 13:44:26
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原创 第二章 74181中的先行进位问题
1、说明图1图1图1图2图2图2注：图1中红色方框并不是输入项X和Y的全加器，即与图2中的全加器相对应。2、先行进位在全加器中，输入项A、B、Cn+i，输出项为S、Cn+i+1Cn+i+1=AiBi+BiCn+i+Cn+iAC_{n+i+1}=A_iB_i+B_iC_{n+i}+C_{n+i}ACn+i+1=AiBi+BiCn+i+Cn+iACn+i+1=AiBi+(...
2020-03-08 13:25:19
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原创 第二章 关于74181逻辑图中的Cn+1
TI公司的SN74181芯片逻辑图如下：图1图1图1此图含正逻辑与负逻辑两种表达方式。注正逻辑下最低位的输入项为：Cn‾\overline {C_n}Cn图2图2图2现参照图2以正逻辑方式描述，SN74181功能可描述如下：1、输出FFi=Yi⊗Xi⊗ Cn+iF_i =Y_i \otimes {X_i} \otimes \ C_{n+i}Fi=Yi⊗Xi⊗&n...
2020-03-05 12:36:12
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原创 第二章 74181的正负逻辑的带进位与不带进位
正逻辑正逻辑时，进位位的输入是Cn‾\overline{C_n} Cn最低位的输出是F0=Y0⊗X0⊗CnF_0=Y_0 \otimes X_0 \otimes C_nF0=Y0⊗X0⊗Cn当Cn‾=1时\overline {C_n}=1时Cn=1时F0=Y0⊗X0⊗0F_0=Y_0 \otimes X_0 \otimes 0F0=Y0⊗X0⊗0即F0=Y0...
2020-02-28 20:22:34
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原创 第二章 74181正逻辑与负逻辑的等效性
74181电路图正逻辑功能表负逻辑功能表从电路图中我们可以看出，电路的输入输出可以是正逻辑下的A，B，...，Cn‾，以及FA，B，...，\overline{Cn}，以及FA，B，...，Cn，以及F，或者是负逻辑下的A‾，B‾，...，Cn，以及F‾。\overline{A}，\overline{B}，...，Cn，以及 \overline{F} 。A，B，...，Cn，以及F。...
2020-02-28 18:29:59
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原创 第二章 不恢复余数的阵列除法器的延迟时间
图中红色直线为控制端P的传导路径，绿色直线为进位位C的传导路径，由CAS的逻辑图中可看出，P的路径延时为0，C的单级延时为3T（以门电路为1T计算），因此，第一行的CAS是从右向左方向进行传导，4个CAS为3级，第一行的时间为(n-1)3T，此处n=4。以下各行CAS的延迟同第一行情况，总延迟时间为(n-1)23T...
2020-02-23 10:56:21
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原创 第二章 定点除法运算
1. 手工计算x=0.10010，y=0.1011计算x÷y=q...r x \div y = q...rx÷y=q...rx:被除数，y:除数，q:商，r:余数 x:被除数，y:除数，q: 商， r: 余数x:被除数，y:除数，q:商，r:余数图1图1图1以上过程为手工计算过程，计算时要判断每次得到的余数与除数的大小关系，从而决定商0还是商1。与乘法不同的是，在除法中要求：1.除...
2020-02-23 10:44:43
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原创 1多媒体-研究生-无损压缩
1、均值的计算方法（关注权值）2、哈夫曼编码、算术编码、指数哥伦布编码各自的优缺点，并总结熵编码的特点3、举例说明哈夫曼编码与指数哥伦布编码在性能上的差异。（考虑分布情况）...
2020-02-15 21:01:03
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原创 第一章1 解释
补全代码如下：sum(int a[ ], unsigned len);main(){ int a[3]={1,2,3}; printf("%lf",sum(a,0));}sum(int a[ ], unsigned len){ int i,sum = 0; for (i=0; i<= len-1; i++) sum += a[i]; return sum...
2020-02-15 17:35:28
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原创 第一章 问题1 解释
代码块1main(){ double f=34.6; f=f-34; printf("%lf",f);}代码块1 结果代码块2main(){ float f=34.6; f=f-34; printf("%f",f);}代码块2 结果代码1与代码2的差别在于变量 f 的数据类型，数据0.6有效数字位数为1位（0.6亦可表示为6*10-1，这里与小数点后多少位不同...
2020-02-15 16:50:51
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原创 第二章 不带符号位的阵列乘法器的计算过程
[例] 已知不带符号的二进制整数A=11011，B=10101，求每一部分乘积项aibj的值与D9D8…D0的值。P = D9D8D7D6D5D4D3D2D1D0 = 1000110111 (56710)不带符号位的阵列乘法器逻辑电路图如下：不带符号位的阵列乘法器的计算过程如下图：注： 不带符号位的阵列乘法器在计算时有两个延迟计算，一个是部分积的最高位，另一个是进位位。...
2020-02-12 10:58:42
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原创 第二章 n位全加器的传输延迟时间
上图为2位全加器的门电路图，所表达的时Ai+1Ai+Bi+1Bi→Si+1SiA_{i+1}A_i +B_{i+1}B_i \rightarrow S_{i+1} S_iAi+1Ai+Bi+1Bi→Si+1SiCi为低位进位，Ci+1为i位向i+1位的进位，Ci+2为i+1位向i+2位的进位n位全加器传输延迟时间的推导如下：1位：S为 6T；C为5T2位：S为 8T（5...
2020-02-09 12:24:10
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原创 第二章 1位全加器的传输延迟时间计算
进位位C的传输延迟时间计算传输延迟时间时的本质问题为查找最长传输路径（依据门电路的传输延迟时间），图中红色线从输入到输出经历1个异或门、2个与非门，因此进位位C的传输延迟时间为（按约定）：3T+1T+1T=5T同理和位S的传输延迟时间为3T+3T=6T1位全加器的整体传输延迟时间为（所有输出的最大传输延迟时间）6T...
2020-02-09 11:58:46
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原创 第二章 1位全加器的设计电路
约定：1.与非门、或非门、非门的传输延迟时间为1个单位时间，记1T2.与、或门的传输延迟时间为2个单位时间，记2T3.异或、同或门的传输延迟时间为3个单位时间，记3T图1 Ci+1=AiBi+(Ai⊗Bi)Ci图1 \ \ C_{i+1}=A_iB_i+(A_i \otimes B_i)C_i图1 Ci+1=AiBi+(Ai⊗Bi...
2020-02-09 11:48:29
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原创 第二章 由全加器的真值表到代数表达
全加器的真值表全加器的代数表达和S的推导：由真值表可写出S=A‾ B‾ C+A‾ B C‾+AB‾ C‾+ABCS =\overline A\ \overline B \ C+\overline A \ B \ \overline C + A \overline B \ \overline C +ABC S=A B&nb...
2020-02-08 13:35:09
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原创 第一章2
分析一下代码，考虑出错原因double fun(int i){ volatile double d[1] = {3.14}; volatile long int a[2]; a[i] = 1073741824; /* Possibly out of bounds */ return d[0];}对于上述C语言函数，i=0~4时，fun(i)分别返回什么值?fun(0) ...
2020-02-07 13:30:41
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原创 第一章1
分析一下代码，考虑出错原因sum(int a[ ], unsigned len){ int i，sum = 0; for (i = 0; i <= len–1; i++) sum += a[i]; return sum;}当参数len为0时，返回值应该是0，但是在机器上执行时，却发生访存异常。但当len为int型时则正常。Why?访问冲突地址为何是0xC0...
2020-02-07 13:26:16
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原创 第一章
问题1. 深入理解数字计算机的精度。编程输出双精度数字0.6，如: double a=0.6; printf("%lf”,a);问题2. 了解集成电路的集成度指标nm，如目前我国可以实现的主流工艺14nm，更新的7nm技术。了解集成工艺的技术突破的手段。考虑单个原子的大小问题。问题3. 理解cpu指标主频与字长的关系。问题4. 掌握CPI的计算方法。（程序段中指令执行时间...
2020-02-07 13:03:42
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piecewise linear LSCN.txt
2019-08-12
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