ganghoodppbk的博客

将瞬态仿真中的RC时间常数考虑进去后，仿真现象“斜率越大，即信号爬升的越快，迟滞宽度越大”也符合RC时间常数越大的特性。总结，上述问题是电路延时造成的。二是用tran瞬态仿真，不过为了消除RC延时的影响，应将三角波输入信号无限放缓，给一个极其缓慢爬升的信号，这样tran的结果将会非常趋近dc结果。总结：其实这个问题不应该困扰我这么久，毕竟之前也做过ADC电路，里面的比较器虽然不是迟滞的，但也是双输入的单通道比较器，其速度/或者说传输延时tp与本文提到的RC延时是一脉相承、同根同源的问题。

右图Pre-AMP LATCH组合，静态运放的时域响应和动态LATCH的时域响应刚好互补，Pre-AMP放大小信号较快，LATCH放大大信号较快，两者结合，Pre-AMP先将一个小信号放大到Vx，然后由LATCH接管正反馈迅速放大，速度大大加快。本次仿真结果见下图。设置clk：voltage1=0v，voltage2=1v，period=500ps, pulse width=250ps；

当Vref=1V时，一般默认输入信号不会大于Vref，于是输入信号先和Vref/2比较，之后再依次和Vref/4或Vref*3/4、Vref/8或Vref*7/8、Vref/16或Vref*15/16等等比较。也即，令Vref=0.5V，输入信号依次和Vref、Vref/2、Vref/4或Vref*3/4、Vref/8或Vref*7/8等等比较，最后同样的比较次数依然能得到同样大小的LSB。之前设计8位ADC时，使用40nm工艺的工作电压是1V，要求的输入信号范围是0~1V，使用了1V的参考电压Vref。