61、硬件模型与网络设计全解析

硬件模型与网络设计全解析

1. 硬件模型中的时序延迟

在实际硬件电路里，当输入信号从 0 变为 1 时，门电路需要时间来积累足够的电荷，使源 - 漏极路径导通。我们可以将门输入看作是给一个与电阻（R）串联的栅极电容（C）充电。为了便于理解，不妨把电荷想象成水，电压是水的压力，电容是需要被水填满的容器大小，而电阻则是阻碍水流的摩擦力。容器越大、摩擦力越大，填满容器所需的时间就越长。

从数学角度来看，输入 I 设定为电压 V 后，在时间 t 的电压表达式为 V(1 - e⁻ᵗ/ᴿᶜ)。这里的 RC 乘积就是充电时间常数，在一个时间常数内，输出能达到最终值的 1 - 1/e，也就是 66%。

在某些电路中，如果输入 I 关闭，输出 O 会拉高到电源电压。不过，要实现这一点，输出必须给与之相连的一个或多个门电路充电，这些门电路包含电阻和电容，它们的总和被称为输出负载。例如，在典型的 0.18 微米工艺中，一个单反相器驱动四个相同反相器的输出负载时，延迟为 60 皮秒。

对于组合函数而言，延迟是晶体管最坏情况下路径上充电和放电延迟的总和。这些路径延迟必须在最小数据包到达时间范围内。逻辑设计通常会通过近似分析以及精确的电路模型（如 Spice）进行模拟，以验证是否满足时序要求。优秀的设计师凭借直觉就能设计出符合时序的电路，而逻辑努力方法则是这种直觉的形式化体现，它能让设计师快速估算时序。除了给电容充电的时间，导线延迟也是延迟的一个来源。

2. 硬件设计的构建模块

2.1 可编程逻辑阵列和可编程阵列逻辑

可编程逻辑阵列（PLA）具有软件查找表的通用性，而且更加紧凑。任何二进制函数都可以写成一组乘积项的或运算