fzhykx的博客

一.复位时序图二.信号线间隔时间间隔时间依次为 10ms三.复位源码`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: fengzihao// // Create Date: 2018/01/13 ...

一.DDR3简介        DDR3的内部是一个存储阵列，将数据“填”进去，你可以它想象成一张表格。和表格的检索原理一样，先指定一个行（Row），再指定一个列（Column），我们就可以准确地找到所需要的单元格，这就是内存芯片寻址的基本原理。对于内存，这个单元格可称为存储单元,那么这个表格（存储阵列）就是逻辑 Bank（Logical Bank，下面简称Bank）。         D...

一。可配置逻辑块 7系列：1 * CLB = 2 * Slice = 1 * Slice_L + 1 * Slice_M = 2 * Slice_LSLICE_M：包括两个附加功能 A）组成分布式RAMB）移位高达32位的数据1Slice = 4 *（6输入2输出LUT）+ 8 * FF +多路复用器+所属电路的进位逻辑 二，逻辑单元1.含义：是Xili...

一.应用情景概述      在以往的Cameralink相机采集中，通常会有协议解码芯片，但如今，在不使用解码芯片的情况下，直接由相机直接用Cameralink标准协议过LVDS直接把数据传输至FPGA。二.协议介绍      一根时钟线，其余四根为数据线。均采用差分方式LVDS标准输出至FPGA。       时钟频率固定为25MHZ并不是（175MHZ），每7个数据共用一个时钟...

一.算法原理计算公式：H（2,2）= f(2,2) - 1/9*滑框均值 + 100假设一幅图大小为302 * 302 * 8 bit 那么 在3*3的模板  滤波次数 就为 （302-3+1）*（302-3+1）= 300*300二.在FPGA中的原理1.原理介绍     图像输入以CameraLink协议为例，向FPGA输入300*300的图像，由于需要将图像的首行首列...

PCIE_ISE_学习笔记我也是刚学习摸索赛灵思的IP核怎么与理论对应上，也有很多不足之处，欢迎大家与我交流一.  PCIE概述首先需要定位的是什么时候需要用到 PCIe 的问题。(PCIe 是什么这里就不做介绍了，不然冗长的像写论文了。 )翻开电脑（台式机），主板上可以清晰的看到常用的接口，能和外面连接的插槽主要有：USB、 Ethernet、 PCIe、PCI、 SATA/PATA、 Audi...

Abstract　　本实验实现了对SRAM每一个地址进行遍历读/写操作，然后对比读写前后的数据是否一致，最后通过一个LED灯的亮灭进行指示；Introduction　　DE2-115上用的SRAM是IS61WV102416BL(1Mx16 High-Speed Asynchronous CMOS Static RAM With 3.3V Supply) 　　　　　　　　我们把SRAM_CE,SRA...

 结合Xilinx、Altera 等公司的FPGA 芯片，简要罗列一下FPGA 内部的资源或专用模块，并简要说明这些资源的一些作用或用途。（至少列出5 项，越多越好）1． 可编程输入输出单元（IOB）    可编程输入/输出单元简称I/O 单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求，其示意结构如图1-2 所示。PGA 内的I/O 按组分类，每组都能够独立地...

1.D触发器：module D_flip_flop(    input [1:0] d,    input clk,    output reg[1:0] q,    output reg[1:0] qb    );      always @(posedge clk)            //时钟上升沿触发D触发器             begin                    q&...

    由于ZYNQ架构和常用接口IP核经常出现 AXI协议，赛灵思的协议手册讲解时序比较分散。所以笔者收藏AXI协议的几种时序，方便编程。1>AXI_LITE协议：（ 1） 读地址通道， 包含ARVALID, ARADDR, ARREADY信号；（ 2） 读数据通道， 包含RVALID, RDATA, RREADY, RRESP信号；（ 3） 写地址通道， 包含AWVALID， AWADD...

一.组成架构PCI的拓扑结构如图1-1，各设备的作用如下：1>HOST主桥：隔离处理系统的存储器域与处理器系统总线的PCI域，管理PCI总线域，完成处理器与PCI设备之间的地址转换。2>PCI总线：处理器系统中，含有PCI总线和PCI总线树两种概念，PCI总线由HOST主桥或者PCI桥管理用来连接各类设备。3>PCI设备：声卡，网卡。分为三类：PCI主设备，PCI从设备，桥设备，...

DDR3：使用流程一.  配置过程1>首先找到IP核2>选择兼容的片子，这个ddr兼容K7系列的三个片子3>选择ddr34>配置工作时钟部分        配置时钟前我们先了解一下ddr3的ip核的时钟关系,如下图，共三个时钟。Ip核心的工作时钟和参考时钟，必须直接连在电路板上，不可由IP核分频得到。IP核的工作时钟常用频率：50M/200M(不必再选参考时钟)①：通过周期...

AXI4、AXI4-Lite、AXI-Stream总线协议的简单认识(一)AXI总线是什么？    AXI是ARM 1996年提出的微控制器总线家族AMBA中的一部分。AXI的第一个版本出现在AMBA3.0，发布于2003年。当前的最新的版本发布于2010年。    AXI4：主要面向高性能地址映射通信的需求；    AXI4-Lite：是一个简单地吞吐量地址映射性通信总线；    AXI4-St...

一.简介RapidIO是由Motorola和Mercury等公司率先倡导的一种高性能、 低引脚数、 基于数据包交换的互连体系结构，是为满足和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准。RapidIO主要应用于嵌入式系统内部互连，支持芯片到芯片、板到板间的通讯，可作为嵌入式设备的背板（Backplane）连接。RapidIO协议由逻辑层、传输层和物理层构成。逻辑层定义了所有协议和包格式。...

一.对IIC的时序理解       IIC接口是一种总线结构，只能有一个主控器件，挂在IIC的两根线上其余都为从器件。主控，发送数据和接收数据都由主器件控制。主控器件要遵从标准的IIC时序和从器件的芯片手册时序。标准的IIC时序的工作流程为：       首先要发送数据，需要发送一个开始位，然后传送八位数据，从机在第九个时钟会回复一个应答信号主机可以选择继续发送数据和拉一个停止位。这是标准的IIC...

    项目中用到了一种常见的低速接口（spi），于是整理了一下关于spi相关的知识，与AD采样的芯片7176通信的协议为spi一.对spi协议的理解spi扫盲    除了供电、接地两个模拟连接以外，SPI总线定义四组数字信号：    - 接口时钟SCLK（Serial Clock，也叫SCK、CLK），master输出至slave的通讯时钟。    - MOSI（ Master Output S...

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