FPGA设计
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在quartus ii中创建testbench,并使用Modelsim仿真
如何使用altera公司的quartus ii创建testbench,并仿真原创 2022-12-27 17:20:21 · 6643 阅读 · 1 评论 -
FPGA调试随笔(一)——altera芯片verilog语言-分频器
FPGA的分频器挺常用的,写一写记录一下。近来看了很多人的分频器,不过感觉这个最好。分频器的原理也很简单,就是设置一个循环计数器,在计数器的正中间和最大值两点给分频输出的引脚取反。也有只在最大值的时候取反的。下面这段代码可直接用。这次没写复位,后期如果需要再加吧。SysClk为系统时钟,SysClkDiv为要分频输出的时钟。我用的是120MHz的系统时钟。代码里输出的是30MHz的4分频信号。module fre_div( input SysClk, output SysClkDi原创 2021-07-21 15:22:51 · 359 阅读 · 0 评论
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