飞多学堂的博客

我们使用 MIC24、25。保存后，会自动进行编译。

上图中 MIO 的序号是 [15:0] [53:16]， 也就是一共有 54 个 IO。存储容量：128M*16=2048M bit = 2Gbit = 256M byte。其中的 FCLK_CLK0 是默认的 PS 给到 PL 的时钟。把自己的模块转换成 Block Design中的模块。型号是: EM6GD16EWKG-12H.可以看到默认是50M, 我们就不改了.然后一路 Next 就可以了。把自己的模块打包成 IP 核。1 设置 DDR3 的型号。其余的采用默认设置即可.

FPGA 综合笔记

Amaranth 是一种现代的、基于 Python 的硬件描述语言（HDL），旨在让描述和构建数字逻辑电路更加简单直观。：Amaranth 使用 Python 作为宿主语言，这意味着在设计硬件的同时可以充分利用 Python 的强大功能。：Amaranth 拥有一个不断增长的开发者社区，这些开发者贡献于其发展并提供论坛和支持文档等资源。：Amaranth 支持 FPGA 的综合，允许您设计可以在实际硬件上运行的复杂系统。如果您对使用 Amaranth 感兴趣，您可以开始安装必要的包并探索一些基本的例子。

Quartus 编译错误 Can‘t place multiple pins assigned to pin location

执行：iverilog tb_full_adder.v 生成 a.out。执行：vvp a.out 生成：wave.vcd。执行：gtkwave wave.vcd 查看波形。

关闭 ModelSim , 在 Quartus 中把未定义的模块设置为顶层文件，重新编译, 重新运行仿真。

在这里，“rdreq” 信号充当一个确认信号，表明数据已经被读取。当 “rdreq” 变为非活动状态时，数据输出提供 FIFO 中的第一个数据。总之，show-ahead 模式预期下一次读取，并提前提供第二个数据，这在某些情况下非常有用。在正常模式下，“rdreq” 信号用作读取请求或读取使能。基本上，在正常模式下，数据在有效的 “rdreq” 信号之后的时钟上升沿处可用。虽然 show-ahead 模式提供了即时读取的特性，但它也存在一个缺点：与正常模式相比，它可能会稍微降低性能。

Verilog 中常用的进制包括二进制、八进制、十进制和十六进制。

可选的：inout端口作为输入时，必须有一个reg类型的缓冲变量来存储输入的值，不能直接使用inout端口的值。inout 端口仿真时和使用类似，首先，我们需要将inout端口声明为wire型，例化的时候与设计文件连接，其次，我们要分别模拟input和output的行为，读取的时间高阻态，发送的时间有相对应的值。inout端口必须使用assign语句来赋值，不能在always块中赋值，因为always块中的赋值会产生隐式的锁存器，而inout端口需要使用显式的三态门来控制。

Verilog边沿检测是数字电路设计中常用的方法之一。它是一种检测输入信号边沿变化的技术，用于实现时序控制、数据采集和数字信号处理等功能。其基本原理是通过触发器检测输入信号的状态变化，并触发相应的逻辑操作。留言：优快云 FPGA 入群，加入 FPGA 技术交流群。加作者薇信：jiyuyun18, 交流电子技术。

留言：优快云 FPGA 入群，加入 FPGA 技术交流群。问题原因：parameter 位宽只有32 位，不够。加作者薇信：jiyuyun18, 交流电子技术。结算过程中尽量避免出现大数。