2020-09-30

高云FPGA开发教程：从新建工程到代码下载

最新推荐文章于 2024-11-26 14:02:15 发布

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#fpga

本文介绍了如何使用高云FPGA软件GW2AR18进行设计项目开发，包括新建工程、添加代码、分析综合、物理约束设置及生成bit流文件的步骤。代码示例为一个占空比可控的流水灯模块，同时提到该软件不支持直接打开ModelSim进行仿真，但可以通过官方文档编译sim库后使用。最后，预告了后续将讲解逻辑分析仪的使用。

转载或原创（一）

高云FPGA GW2AR18

软件的基本操作我这边就简单的说一下，比较类似于quartus 或 vivado 。
1）新建工程 file->new -> FPGA Design Project ->project name（可改）2）修改工程名和选择工程路径。
在这里插入图片描述
2）添加.v文件
可以直接在已经建好的工程上右键，new file。
3）添加一个我写的demo代码。
module led_water(

	    input           	clk                 , 
	    input           	rst_n               ,
	    input           	sw_ctrl             , 
	    input           	set_en              ,                     
	    input [9:0]     set_freq_step       , 
	    /* output  interfaces*/
	    output         	led

);

这是一个占空比可控的流水灯代码，这里贴上了代码的module 部分，后面有需要可后面放附件。
4）对代码进行分析综合。
在这里插入图片描述这部分控件，直接在其上双击，便可实现分析综合，以及布局布线。
5）在是生成bit流文件之前，可对工程进行物理约束，针对高云云源软件，有两种方法：
（1）直接双击User Constraints 下的FloorPlaner 控件。
在这里插入图片描述
（2）直接新建.cst文件，进行引脚分配。如： 6）可以直接进行布局布线，生成bit文件。连接开发板，下载文件，进行板级验证。

至此，高云的云源软件做基本的工程开发的流程已经完成了，可进行其他项目开发。
该软件并不能像quartus一样可以直接打开modulsim 软件，可参考官方文档，编译完成sim库后，可额外使用modulsim 进行仿真。
关于逻辑分析仪（类signalTap），下篇讲解。

module led_water( 
	input clk,
	input rst_n,
	
	output led
);


reg [23:0]led_cnt;

always@(posedge clk or negedge rst_n)
if(!rst_n)
	led_cnt <= 24'd0;
else if(&led_cnt)
	led_cnt <= 24'd0;
else 
	led_cnt <= led_cnt + 1'b1;
	
	
assign led = led_cnt[23];
endmodule