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RSS订阅原创 高云FPGA——IO delay inout管脚
从示波器看无论是直接对inout管脚的in端口delay还是直接对inout这个管脚delay都能达到延时效果。
2024-05-18 17:05:23
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原创 仿真IP——高云伪双端RAM
调了一个rPLL（高云在调用PLL界面会提示rPLL性能更好，所以就调用的rPLL）和SDPB。整个设计输入只有复位和时钟，输出读的SDPB数据。我同事教我的一个小思路，把复位给到rPLL而全局的复位信号用rPLL输出的lock信号来控制，这样只要时钟出现不稳定就会复位。写地址、写数据、读地址都由顶层文件产生。Lock/rst_n_address_i:写数据复位，这是rPLL 的lock信号；Lock/rst_n_address_o:读数据复位，这是rPLL 的lock信号；Data_i:写数据；
2023-06-13 15:15:28
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空空如也
空空如也
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