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RSS订阅原创 Cadence/Allegro/Orcad统计分裂元件的引脚数量
MCU的引脚过多时，通常会将一个MCU绘制成多个部分的分裂元件，如今大部分MCU都是几十上百个引脚。1、以STM32H750IB为例，可以通过规格书看到该MCU有176+25个引脚，也就是有201个引脚。8、注意，该方法为统计当前page里的全部引脚数量，所以，请注意不要放置别的元器件！例如，当原理图设计完毕后，可以用该方法统计全部的引脚数量，预估生产费用。7、右边的滚动条拉到最下面，左边的第一列就是引脚数量。4、将需要核对引脚数量的mcu放到新建的page里。3、新建一个空白的page。
2024-11-12 09:30:16
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原创 什么是运放的电压噪声和电压噪声密度
电压噪声密度是指运放在单位频率带宽内产生的电压噪声的有效值。它描述了运放噪声随频率变化的特性。在数据手册中，电压噪声密度通常以图形的方式给出，即电压噪声密度曲线（也称为噪声频谱密度曲线）。这条曲线展示了运放在不同频率下的噪声水平，从而帮助设计者评估运放在不同应用场景下的噪声性能。电压噪声密度曲线通常分为白噪声区域和1/f噪声区域。白噪声区域的噪声密度与频率无关，表现为一条水平线；而1/f噪声区域的噪声密度则随频率的降低而增加，表现为一条斜线。
2024-09-24 16:25:41
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原创 【华秋DFM/allegro16.6/geber/PCB仿真显示】
在使用allegro导出Geber文件后，可以使用华秋DFM来查看Geber文件的设计图，以及仿真图。只需要在生成nc_param.txt时，勾选Enhanced Excellon format，即可（注意：这个步骤需要再生成槽孔文件之前！其实在修改前的Geber文件发给制板厂商制板是没问题的，只不过是为了自己在检查PCB时，更加舒服罢了（原谅强迫症~~~~~）。本篇解决了使用华秋DFM查看Geber文件PCB仿真图时槽孔文件只能显示一条缝的问题；
2024-07-16 13:52:50
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原创 【小白向/Cadence16.6网表导入/绘制板框/摆放元器件/更新封装】
在绘制好原理图、添加好封装、成功生成网表后，就需要进入到allegro中完成后续的工作。本篇记录了allegro导入生成的网表、绘制PCB板框、摆放元器件、更新元器件封装等操作。希望能给到初学者一些allegro的操作思路。本篇为自学Cadence16.6的一些流程性记录与分享，错误与不足之处请大家多多指正。最后，分享一句话与君共勉：复杂的事简单做，简单的事重复做，重复的事认真做！
2024-05-18 09:29:45
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空空如也
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