本文介绍了一种使用VerilogHDL进行模块测试的方法。通过具体的代码示例展示了如何定义测试平台，包括信号声明、实例化被测模块以及激励信号的产生。
回顾出来后研发部工程师和软件工程师的日子
第三讲VerilogHDL基础
Verilog HDL模块的测试
'include myadder.v
module t;
wire[8:0]sumout;
reg[7:0]ain,bin;
reg clk;
myadder(.clock(clk),.reset(rst),.a(ain),.b(bin),.sum(sumout));
initial begin rst=1;clk=0;ain=0;bin=3;#70 rst=0;#70 rst=1;end
always #50 clk=~clk;
always @(posedge clk)
begin ain=ain+2;bin=bin+5;end
endmodule
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