思路:计算一个完整的采样及转化周期,fsample=3MHZ大约是333ns,选取的基础时钟tick为5ns
nCS拉低之后需要延时5ns,tsclk的最短时间是1/48MHZ大约为20.8ns ,为了方便计算选取30ns为其周期时间,之后拉高基本上也是5ns
考虑到计算方便把fsample=2MHZ-----500ns 一个周期时间分布:50ns+30ns*13+60ns=500ns
tick上升沿计数,范围[0,100]
tick=0, nCS=1; tick=1,nCS=0;
tick=10+6*n, n--[0,11]; SCLK=0;
tick=13+6*n, n--[0,11]; SCLK=1;
tick=[88,100]; nCS=1;
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本文介绍了如何使用Verilog语言设计AD7352的采样及转换周期,考虑了nCS信号延迟、SCLK频率和时钟周期的选择。以fsample=2MHz为例,每个周期包括50ns的nCS拉低时间,30ns的SCLK低电平时间和60ns的SCLK高电平时间,总周期为500ns。通过tick上升沿进行计数,并控制nCS和SCLK的状态变化。
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