AXI_BVALID/AXI_BREADY的异步处理

design_simply

于 2018-09-05 21:05:01 发布

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分类专栏： FPGA 文章标签： axi_bvalid axi_bready 异步处理

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本文探讨了AXI协议中AXI_BVALID和AXI_BREADY信号的异步处理，强调了保持信号周期一致性和握手关系的重要性。通过使用计数器、格雷码转换以及双时钟域同步，实现有效的信号传输。同时，文中指出在目标时钟域的计数器接近满时，需要提前拉低A_AXI_BREADY以预留同步时间。测试表明，该方法在不同时钟周期下均能正确工作。

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AXI_BVALID/AXI_BREADY的异步处理

AXI_BVALID/AXI_BREADY的异步处理本质上是单比特信号的异步处理，但其对持续总cycle数也需要保持一致。并且需要考虑到VALID/READY的握手关系。

思路是用一个计数器对源时钟域的A_AXI_BVALID&A_AXI_BREADY做计数，然后转换成格雷码，再同步到目标时钟域去，再转换成顺序计数码，在目标时钟域根据B_AXI_BREADY生成对应的B_AXI_BVALID。同时需要注意把目标时钟域的计数器反过来同步到源时钟域，判断存储的bvalid个数即将满的时候把A_AXI_BREADY拉低，需要预留一定的反向同步时间。

以下是RTL代码：

module bvalid_sync(

input  a_axi_rstn,
input  a_axi_clk,
input  a_axi_bvalid,
output a_axi_bready,

input  b_axi_rstn,
input  b_axi_clk,
input  b_axi_bready,
output b_axi_bvalid
);

reg [3:0] cnt_a_axi_bvalid;
always @ (posedge a_axi_clk)
begin
  if (a_axi_rstn == 0)
    cnt_a_axi_bvalid <= 'd0;
  else if (a_axi_bvalid & a_axi_bready)
    cnt_a_axi_bvalid <= cnt_a_axi_bvalid + 'd1;
end

function [3:0] bin2gray; 
input [3:0] data_bin;
begin
bin2gray[3] = data_bin[3];
bin2gray[2] = data_bin[3]^data