deng_d1的博客

verilog常用系统函数以及例子 1.打开文件　　integer file_id;　　file_id = fopen("file_path/file_name");2.写入文件：$fmonitor,$fwrite,$fdisplay,$fstrobe　　//$fmonitor只要有变化就一直记录　　$fmonitor(fil

一、将工程模块化，利用图形设计文件建立更大的工程 模块工程文件（“Block Diagram/Schematic File”或“Verilog HDL File”）编译仿真成功后就可以 将其模块化，然后在更高层次将各个模块级联起来，构成更大得工程。 1、模块化 『File』→『Creat/Updata』→『Creat Symbol Files for Current File』 然后编译器会

出现这样的情况一般都是因为你在工程里面的顶层文件的例化时出现了问题，一般来说，如果你的代码里面没有涉及到模块的例化时，是不会出现这样的状况，所以， 需要重点关注一下几个方面1、每个例化的模块的所有输入输出端口是否全部被例化， 2、如果全部端口都被例化依旧出现问题，查看连接端口的位数是否匹配 3、记住输入端口一定要有连接，不能为空，否者直接编译就会出现资源占用为0。输出端口可以不用连

一、coe格式 Xilin ROM的初始化文件，ISE初始化ROM的时候要用扩展名为coe的文件。其格式如下： MEMORY_INITIALIZATION_TADIX=2; //2表示数据是二进制格式，也可以是8，10，16 MEMORT_INITIALITION_VECTOR= 01110100, 00100000, 11110101, …… 二、bin

详见文章：http://www.cnblogs.com/BitArt/archive/2012/12/11/2813503.html