deng_d1的博客

Verilog代码块`timescale 1ns / 1psmodule viterbi( input clk, input clk_div2, input rst_n, // input x, output y, output c, output reg rd, output reg ready); reg[13:0] x_t,x_t1;

1．什么是FIFO？ FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。2．什么情况下用FIFO？ FIFO一般用于不同时钟域之间的数据传输，比如FIF

详见文章：http://www.cnblogs.com/BitArt/archive/2012/12/11/2813503.html

关于使用串口接收多个数据进行处理的问题，目前网上存在的关于verilog串口通信的资料都是属于讲解对于使用串口实现单个字符的接收与发送。而往往在使用串口进行通信时，接数据端都需要通过串口来接收很多数据，然后当所有数据都接收完或者达到某种条件后开始自己的后续工作。所以在这里我把自己的一些具体实现过程以及verilog源代码分享一下，希望对大家有帮助。 (这里只讲利用串口接收数据并处理的部分，发