Altera cyclone系列altlvds调试

altlvds的收发核有两种使用方式，但模型都是一样的，发送端给出发送时钟和数据，接收端接收随路时钟和数据；

方式一：内部PLL

发送核发出的是慢时钟，但该方式仿真只能到500Mbps；

使用该方式时，收、发核同源的话可以共享PLL；

使用此方式时接收端需要做数据拼接。

 

方式二：外部PLL

这样的好处是不占用PLL，对于一块上下行接口的板卡来说，需要加入2对tx、rx核；

随路时钟300M，数据速率600Mbps，实测稳定；

使用此方式时，需要采用同步字，根据输入的快时钟找出采样时钟。也就是需要接收端自己写逻辑进行Link，我实测上电后只要Link一次，就确定了快时钟和采样时钟的相位，以后无需再次Link。

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