R1402的博客

本文介绍了一个基于Verilog实现的千兆以太网协议栈，支持UDP协议及相关网络功能。该设计采用纯Verilog代码实现，包含ARP协议、ICMP协议和UDP协议功能，特别支持ping命令。工程仅使用Xilinx内部FIFO RAM资源，便于跨平台移植，已在Zynq UltraScale+ MPSoC平台上完成适配和测试。该方案具有资源占用少、可移植性强的特点，适用于嵌入式网络应用场景。

Verilog状态机分为Moore型（输出仅与当前状态相关）和Mealy型（输出与状态和输入相关）, 推荐采用三段式设计.

提前将下一数据输出到总线上（无需等待rd_en触发），使得读操作零延迟，下游模块可以立即获取数据。（2）简化控制逻辑：读数据总线始终有效，可直接连接组合逻辑。（1）减少流水线气泡：下游模块无需等待数据就绪。（3）提高吞吐量：每个时钟周期均可发起新读操作。：rd_en有效后，数据在下一周期输出。

ZYNQ-7000 平台LwIP RAW Socket 模式下 TCP速率测试, TCP速率大于 900Mbps

在C/C++ Build 下的Setting->software Platfrom内添加-lm