fpga-quartus 第一个简单项目

我这里使用的quartus II 13 sp1

1. 新建项目

下一步

填写项目目录信息

第一个编辑框What is the working directory for this project?就是项目文件的存放目录，New Project Wizard不会再新建项目名称命名的目录

继续next


选择 Device family 和 Avaliable devices 然后下一步

选择仿真工具和支持的语言，然后next

完成新建项目

2. 新建verilog源文件

输入verilog代码：

module vgatest(   // 主模块和参数
	input clk,
	output myclk
);

reg [3:0] counter;	// 计数器
reg myclk_temp;		// 临时时钟寄存器

always@(posedge clk)
begin
	if(counter < 10)
		counter <= counter + 1'b1;
	else
		begin
			counter <= 1'b1;
			myclk_temp <= ~myclk_temp;	// 计时满10个时钟进行翻转
		end
end

assign myclk = myclk_temp; // 将临时时钟寄存器赋值给输出时钟

endmodule

编译

编译成功后会弹出一个提示框

3. 引脚分配

可以看到模块所有的输入输出引脚

根据原理图选择对应合适的引脚

其他未使用的引脚设置



选择As input tri-stated 或者 As input tri-stated with weak pull-up
可以避免损伤芯片

4. 烧录程序到开发板

选择烧写文件进行烧写

添加项目路径中这个 sof 后缀的文件

在这里插入图片描述

5. 波形仿真

也可以选择列出寄存器

我们把 输入 clk 输出 myclk 和寄存器 counter都选择出来


设置一个50MHz的时钟


可以看到波形仿真情况

6. modelsim仿真

弹出警告框

解决这个警告问题：


在quartus安装目录下找到仿真器位置