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用Anlogic TD新建一个简单的FPGA项目

上代码：module led( input clk, // 50MHz 输入时钟 output reg led // led 输出(低电平有效));//--------------------------------------------------------// 生成一个延迟，在一段时间内维持led输出一个不变的占空比`define MAX_DELAY_CNT 500000reg myclk;reg [23:0] delay_cnt;always@(posedge clk)be

1. 新建PLLnext2. PLL配置

我这里使用的quartus II 13 sp11. 新建项目下一步填写项目目录信息第一个编辑框What is the working directory for this project?就是项目文件的存放目录，New Project Wizard不会再新建项目名称命名的目录继续next选择 Device family 和 Avaliable devices 然后下一步选择仿真工具和支持的语言，然后next完成新建项目2. 新建verilog源文件输入verilog代码