verilog脉冲产生高电平

本模块输入一个脉冲，产生一个持续一段时间的高电平，系统时钟为10M，高电平持续时间为100us。
先将pulse信号进行打一拍操作，检测上升沿，然后用一个计数器控制高电平保持时间~

module pulse_test(
    input   wire    sclk,
    input   wire    rst_n,
    input   wire    pulse,
    output  wire    highleavel
);

reg     pulse_dly;
reg [9:0]   cnt;
reg     highleavel_reg;

always @(posedge sclk)
    pulse_dly <= pulse;

always @(posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        cnt <= 'd0;
    else if(pulse == 1'b1 && pulse_dly == 1'b0)
        cnt &l