BC - Untitled

本文介绍了一种算法问题,旨在找到从给定的整数集合中选取若干个数并按特定规则操作,使得初始整数通过一系列取余操作变为0所需的最小步骤数。若无法实现则返回-1。
Problem Description
There is an integer a and n integers b1,,bn. After selecting some numbers from b1,,bn in any order, say c1,,cr, we want to make sure that a mod c1 mod c2 mod mod cr=0 (i.e., a will become the remainder divided by ci each time, and at the end, we want a to become 0). Please determine the minimum value of r. If the goal cannot be achieved, print 1 instead.
 

Input
The first line contains one integer T5, which represents the number of testcases.

For each testcase, there are two lines:

1. The first line contains two integers n and a (1n20,1a106).

2. The second line contains n integers b1,,bn (1in,1bi106).
 

Output
Print T answers in T lines.
 

Sample Input
2 2 9 2 7 2 9 6 7
 

Sample Output
2 -1
      第一次打BC的第一道题,比赛结束前没A出来。这道题方法其实和poj1753一样,枚举步数然后在DFS找当前步数下所有元素能否构成符合题意的情况。此题关键在于要对b数组由大到小排序。排序之后只需要依次遍历如1,2,3;1,2,4;1,3,4;因为该题是不断对a取余,如果先对小的数取余那么余数一定比小的还要小,那么这时再对较大的数取余没有任何意义。
#include <iostream>
#include <stdio.h>
#include <string.h>
#include <stdlib.h>
#include <algorithm>
#define INF 0x3f3f3f3f

int cmp(int x,int y)
{
    return x>y;
}
using namespace std;
int arr[100];
int vis[100];
int ans,k,z;
int flag;

void fun(int step,int m,int a)
{
    int i;
    if(step==k)
    {
        for (i=1;i<z;i++)
        {
            if(vis[i])
                a %= arr[i];
            if(a==0)
                {flag=1;ans=step;return;}
        }
    }
    for (i=m+1;i<z;i++)
    {
        vis[i]=1;
        fun(step+1,i,a);
        if(flag) return;
        vis[i]=0;
    }
}
int main()
{
    int t,n,a,x,i;
    scanf("%d",&t);
    while (t--)
    {
        flag=0;z=1;
        scanf("%d%d",&n,&a);
        for ( i=1;i<=n;i++)
        {
            scanf("%d",&x);
            if(x<=a) arr[z++]=x;
        }
        sort(arr+1,arr+z,cmp);
        for (i=1;i<z;i++)
        {
            memset(vis,0,sizeof(vis));
            k=i;
            fun(0,-1,a);
            if(flag) break;
        }
        if(!flag)
            printf("-1\n");
        else
            printf("%d\n",ans);
    }
}



(dify) root@p-03bc3295a0a9-ackcs-00gjelba:~# ls -la total 124 drwx------ 20 root root 4096 May 23 09:05 . dr-xr-xr-x 21 root root 4096 May 18 16:50 .. -rw------- 1 root root 7584 May 23 09:08 .bash_history -rw-r--r-- 1 root root 4086 May 20 21:56 .bashrc lrwxrwxrwx 1 root root 23 May 12 17:20 .cache -> /root/shared-nvme/cache drwxr-xr-x 4 root root 4096 May 12 14:49 .cargo drwxr-xr-x 2 root root 4096 May 12 18:00 .conda drwxr-xr-x 5 root root 4096 May 12 18:27 .config -rw-r--r-- 1 root root 0 May 10 19:53 .container_first_init drwxr-xr-x 12 root root 4096 May 23 09:07 dify -rw-r--r-- 1 root root 3817 Apr 28 17:15 docker.gpg -rw-r--r-- 1 root root 749 May 12 17:31 environment.yml drwxr-xr-x 2 root root 4096 May 10 19:53 .ipynb_checkpoints drwxr-xr-x 3 root root 4096 May 10 19:53 .ipython drwxr-xr-x 5 root root 4096 May 10 19:53 .jupyter -rw------- 1 root root 20 May 15 16:23 .lesshst drwxr-xr-x 5 root root 4096 May 13 09:55 .local drwxr-xr-x 3 root root 4096 May 10 21:02 .modelscope drwxr-xr-x 5 root root 4096 May 21 19:49 .n8n drwxr-xr-x 5 root root 4096 May 19 22:28 .npm -rw------- 1 root root 40 May 19 22:50 .npmrc drwx------ 3 root root 4096 May 10 20:12 .nv drwxr-xr-x 2 root root 4096 Apr 15 2024 .pip -rw-r--r-- 1 root root 182 May 12 14:47 .profile -rw------- 1 root root 314 May 21 19:06 .python_history drwxr-xr-x 6 root root 4096 May 12 14:47 .rustup drwxr-xr-x 10 root root 12 May 21 16:42 shared-nvme drw------- 2 root root 4096 May 10 19:53 .ssh drwxr-xr-x 3 root root 4096 May 10 21:38 .triton -rw-r--r-- 1 root root 72 May 10 19:53 Untitled.ipynb -rw------- 1 root root 879 May 10 20:10 .viminfo drwxr-xr-x 2 root root 4096 May 10 19:53 .vscode -rw-r--r-- 1 root root 349 May 18 16:43 .wget-hsts (dify) root@p-03bc3295a0a9-ackcs-00gjelba:~#
05-24
下载前必看:https://renmaiwang.cn/s/bvbfw Verilog设计_串并转换 / 移位寄存器实现了一种串并转换的功能,其核心原理在于移位寄存器的运用。 这里详细展示了串转并以及并转串两种不同的设计方案。 每一种转换模式都设有专属的使能信号,同时并行输出数据的格式提供了两种选择:最低有效位优先(lsb)和最高有效位优先(msb)。 串并转换技术主要应用于串行传输与并行传输这两种数据传输模式之间的相互转换,而移位寄存器是达成这一目标的常用工具,能够支持并行及串行的数据输入与输出操作。 这些移位寄存器通常被设定为“串行输入、并行输出”(SIPO)或“并行输入、串行输出”(PISO)两种工作模式。 在串行数据输出的过程中,构成数据和字符的码元会按照既定的时间顺序逐位进行传输。 相比之下,并行数据传输则是在同一时刻将固定数量(普遍为8位或16位等)的数据和字符码元同时发送至接收端。 数据输入通常采用串行格式进行。 一旦数据成功输入寄存器,它便可以在所有输出端同时被读取,或者选择逐位移出。 寄存器中的每个触发器均设计为边沿触发类型,并且所有触发器均以特定的时钟频率协同工作。 对于每一个输入位而言,它需要经过N个时钟周期才能最终在N个输出端呈现,从而完成并行输出。 值得注意的是,在串行加载数据期间,并行输出端的数据状态应保持稳定。 数据输入则采用并行格式。 在将数据写入寄存器的操作过程中,写/移位控制线必须暂时处于非工作状态;而一旦需要执行移位操作,控制线便会变为激活状态,并且寄存器会被锁定以保持当前状态。 只要时钟周期数不超过输入数据串的长度,数据输出端Q将按照预定的顺序逐位读出并行数据,并且必须明确区分最低有效位(LSB)和最高有效位(MSB)。
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