本文详细介绍了ARM处理器S3C2440的时钟体系，特别是PLL（锁相环）的工作原理。内容包括MPLL和UPLL的区别，其中MPLL为CPU核、AHB和PHB提供不同频率的时钟。通过程序设置LOCKTIME、MPLLCON和CLKDIVN寄存器来调整时钟频率，并强调了锁相环的锁定时间及其设置要求。
时钟产生-PLL
PLL(锁相环)合成器是一种更为复杂的系统时钟源，通用PLL合成器需要一个外部晶体并包含一个能够对晶体的特定频率加倍或分频的集成锁相环（PLL）电路
S3C2440存在两个锁相环（PLL）:MPLL和UPLL,UPLL专用于USB设备。
MPLL会产生三个部分的时钟频率FCLK,HCLK,PCLK
FCLK用于cpu核
HCLK用于AHB（高速外部的总线比如sdram）
PCLK用于PHB(低速的外设总线比如UART）
通过上面时序图发现刚上电时FCLK就是外部晶振频率，12MHZ,但是运行一段时间后，通过程序改变其频率设置，但是会有一个锁定时间Lock Time，这个时间也是可以调节的，过来这个时间后FCLK才变成用户想要的频率
设置S3C2440的时钟频率的3几个寄存器
1.LOCKTIME寄存器
2.MPLLCON寄存器
3.CLKDIVN寄存器
LOCKTIM寄存器
就是前面的locktime
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