Free and Fair Hardware: A Pathway to Copyright Infringement-Free Verilog Generation using LLMs

文章主要内容

本文聚焦于解决大语言模型（LLM）在生成Verilog代码时可能面临的版权侵权问题，提出了一套从数据集构建到模型优化的完整解决方案，主要内容包括：

1. 版权侵权风险评估基准：构建了一个基准测试，通过余弦相似度分析，评估微调后的LLM生成受版权保护的Verilog代码的风险。
2. 开源数据集FreeSet与自动化筛选框架：开发了自动化数据集管理框架，从GitHub提取超过22万份Verilog文件，通过许可证检查和逐文件版权关键词过滤，确保数据的合理使用，避免版权风险。
3. 持续预训练模型FreeV：基于Llama-3.1-8B-Instruct模型进行持续预训练，得到专门用于Verilog生成的FreeV模型。实验表明，该模型的版权侵权率仅为3%，同时在VerilogEval基准测试中，pass@10率提升超过10%。

文章创新点

1. 首个硬件领域LLM版权风险评估基准：提出基于相似度分析的量化方法，评估LLM生成受保护代码的风险，为硬件设计领域的LLM合规性提供了评估工具。
2. 双重过滤的开源数据集：构建了首个同时进行许可证和逐文件版权内容检查的Verilog数据集F