时序约束对于FPGA设计至关重要，它能提升布线成功率并缩短布局布线时间。周期约束是根据时钟频率划分时钟域，并对输入输出端口设置偏移约束。本文详细介绍了周期约束的概念，强调了正确设定周期约束以确保同步组件的时序要求，通常周期约束的附加约束时间为期望值的90%。示例展示了如何在UCF文件中添加周期约束，以及使用TIMESPEC定义时钟分组和派生时钟的方法。
时序约束可以使得布线的成功率的提高，减少ISE布局布线时间。这时候用到的全局约束就有周期约束和偏移约束。周期约束就是根据时钟频率的不同划分为不同的时钟域，添加各自周期约束。对于模块的输入输出端口添加偏移约束。
这里先说一下周期约束：周期约束是为了达到同步组件的时序要求。如果相邻同步原件相位相反，那么延迟就会是时钟约束值的一半，一般不要同时使用上升沿和下降沿。注意：在实际工程中，附加的约束时间为期望值的90%，即约束的最高频率是实际工作频率的110%左右。
添加约束的方法中简单的方法就是直接添加到ucf中，其语法是：
[约束信号] PERIOD = { 周期长度} {HIGH|LOW} [脉冲持续时间
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