静态时序和时序约束

静态时序

静态时序中，组成设计的元件分类成组合逻辑和时序逻辑两大类。
在vivado中，设计是否满足性能要求是由静态时序分析（Static Timing Analysis，STA）来校验和验证的，在静态时序分析STA中元件的功能并不重要，重要的是元件的性能。

在vivado中，静态时序引擎是基于基本元件，这意味着时序特征是为每个基本元件而作的。

设计中延时来自于以下因素：

• FPGA的构图与设计的实现；
• 元件构成的物理特性；
• 元件的位置布局；
• 器件工艺变化；
• PVT环境因素。

时序校验

静态时序通道中需要考虑的两点是建立时间和保持时间的校验。

1. 对于建立时间校验，是从一个时钟的上升沿到下一个时钟的上升沿，数据到达目的定时元件必须在下一时钟上升沿到达目的定时元件之前，依次检验所有的静态时序通道。

2. 对于保持时钟校验，是从始终上升沿到相同时钟的上升沿，数据到达目的定时元件必须不能比相同时钟的上升沿到达目的定时元件早，依次检验所有的静态时序通道。

Tsu ——建立时间，Thd——保持时间

在时钟信号线和数据信号线在两个定时元件中有固定延时的前提条件下：

1. 由于数据超前于CLK上升沿到达定时元件，所以不可能用启动沿（同一上升沿）作捕获沿，因为从