VivadoAndTcl: get_cells

最新推荐文章于 2024-03-22 15:24:31 发布
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分类专栏： # VivadoAndTcl 文章标签： fpga开发 硬件工程 fpga
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本文链接：https://blog.youkuaiyun.com/bzh19940620/article/details/135368092
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本文详细介绍了get_cells命令的用法，特别是如何通过-hierarchical选项在层次结构中逐级查找Cell，如查找TestBufgMux的示例。还提到可以获取cells的相关信息，如pins等，需配合其他子命令使用。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

get_cells的用法：

get_cells  [-hsc <arg>] [-hierarchical] [-regexp] [-nocase] [-filter <arg>] [-of_objects <args>] [-match_style <arg>] [-include_replicated_objects] [-quiet] [-verbose] [<patterns>]

[-hsc ]：用于指定一个层级来进行检索，默认是/，不指定层级会报错。

[-hierarchical]：一个层级一个层级进行检索。

[-filter]：过滤表达式。

[-of_objects]：获得这些cells的pins、timing paths、nets、bels、clock regions、sites或者drc violations，实际还是需要调用get_pings等这些语句。

想要获取一个指定的cell，可以使用-hierarchical功能。

举例想要查找到TestBufgMux这个cell，则使用如下语句：

get_cells -hierarchical *TestBufgMux*
# 打印结果为user_application_inst/TestBufgMux

获取FPGA中的单元格: Vivado时序约束TCL命令-get_cells FPGA
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set reg_cells [get_cells -hierarchical -filter {is_sequential == true}] set unique_regs [lsort -unique [get_attribute $reg_cells ref_lib_cell_name]] set counts [llength $unique_regs ] puts "Ref Cell Name \t \t Instance Count \t Total Area (um2)" foreach reg $unique_regs { set instances [get_cells -hierarchical -filter "ref_lib_cell_name == $reg"] set count [sizeof_collection $instances] set total_area 0 foreach_in_collection inst $instances { set total_area [expr $total_area + [get_attribute $inst area]] } puts "$reg }
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03-20
<think>好的，用户想要统计设计中所有唯一寄存器的参考单元名、实例数量和总物理面积。首先，我需要回想一下在数字设计流程中，通常使用什么工具来完成这类任务。可能涉及到综合工具或者静态时序分析工具，比如Design Compiler、Genus，或者是物理设计工具如Innovus、ICC2。 接下来，用户提到的寄存器单元应该是时序单元，也就是sequential cells，比如触发器（Flip-Flop）和锁存器（Latch）。不同的工艺库中，这些单元的参考名称可能不同，比如DFFRS1、DFFNS2等等。统计这些需要从网表中提取信息。 首先，可能需要通过Tcl脚本在EDA工具中执行命令，比如在Synopsys的Design Compiler里，可以用`get_cells`或`get_selection`来获取所有时序单元。然后过滤出这些单元，并按参考名称分类统计。 然后，要获取每个参考单元的面积信息。工艺库中的每个单元都有面积属性，可以通过`get_attribute`命令来获取，比如`get_attribute [get_lib_cells mylib/DFFRS1] area`。这样就能得到每个单元的面积，乘以实例数量得到总面积极。 需要注意的是，有些工具可能需要先链接到工艺库，确保库的信息已经加载。此外，可能存在不同电压或不同版本的相同单元，需要根据实际情况判断是否需要合并统计。 用户可能还需要考虑层次化设计中的实例，是否要递归地统计所有子模块中的寄存器。这时候需要使用`-hierarchical`选项来确保遍历所有层次。 另外，要确保脚本正确过滤出时序单元，可能需要通过`get_cells -filter "is_sequential==true"`这样的过滤条件，或者根据特定的参考名称模式进行匹配，比如使用通配符匹配所有以DFF开头的单元。 最后，输出结果可能需要整理成表格形式，列出每个参考名称、实例数和总面积。这样用户就可以清晰地看到各个寄存器单元的资源占用情况，进而进行优化或分析。 还有，用户提到的引用名称是否正确？比如，是否应该使用库中的参考名称（reference name）而不是实例名称。实例名称可能带有层次路径，而参考名称才是单元的类型，所以需要确认提取的是参考名称。 此外，面积的计算是否要考虑不同情况下的面积，比如不同驱动强度或不同功能的单元。例如，一个DFF可能有多个版本，面积不同，这时候需要分别统计。 总结下来，步骤应该是： 1. 获取设计中所有的时序单元实例。 2. 提取每个实例的参考单元名称。 3. 统计每个参考名称的出现次数。 4. 获取每个参考单元的面积，并计算总面积极。 5. 输出结果。 需要确保脚本在具体EDA工具中的兼容性，比如不同工具的命令可能略有不同。另外，是否有权限访问库中的面积属性，或者需要特定的命令来获取这些信息。 可能遇到的问题包括：如何处理层次化设计中的重复实例，如何确保所有时序单元都被正确识别，以及如何高效地处理大规模设计中的大量实例。这时可能需要工具的高效查询命令，或者分层次处理来优化脚本性能。 最后，还需要验证结果的正确性，比如抽样检查几个单元的实例数和面积是否与预期一致。这可以通过手动查看部分实例的属性和参考名称来确认。</think>在数字集成电路设计中，统计寄存器单元的引用名称及其实例信息可以通过以下步骤实现： ### 一、使用Tcl脚本统计寄存器单元 在Synopsys设计工具（如Design Compiler、Fusion Compiler）中，可通过Tcl脚本实现统计： ```tcl # 获取所有时序单元实例 set seq_cells [get_cells -hierarchical -filter "is_sequential==true"] # 创建哈希表统计单元类型 array unset cell_count array unset cell_area foreach_in_collection cell $seq_cells { set ref_name [get_attribute $cell ref_name] set area [get_attribute [get_lib_cells $ref_name] area] if {[info exists cell_count($ref_name)]} { incr cell_count($ref_name) set cell_area($ref_name) [expr $cell_area($ref_name) + $area] } else { set cell_count($ref_name) 1 set cell_area($ref_name) $area } } # 输出结果 puts "Reference_Name\tInstance_Count\tTotal_Area" foreach ref_name [array names cell_count] { puts "$ref_name\t$cell_count($ref_name)\t$cell_area($ref_name)" } ``` ### 二、关键步骤说明 1. **层次遍历**：使用`-hierarchical`参数确保统计包含所有子模块 2. **时序单元过滤**：`is_sequential==true`过滤条件准确识别寄存器单元[^1] 3. **面积计算**： - `get_lib_cells`获取工艺库单元属性 - 累加面积时考虑不同驱动强度的单元变体 ### 三、数据验证方法 ```tcl # 抽样验证 set sample_cell [get_cells -filter "is_sequential==true" -limit 1] puts "Sample cell: [get_attribute $sample_cell full_name]" puts "Ref name: [get_attribute $sample_cell ref_name]" puts "Area: [get_attribute [get_lib_cells [get_attribute $sample_cell ref_name]] area]" ``` ### 四、进阶统计方法 对于大型设计，建议采用分层次统计策略： ```tcl proc count_seq_cells {hier_path} { set total_count 0 set sub_blocks [get_designs -hierarchy $hier_path] foreach block $sub_blocks { current_design $block set seq_count [sizeof_collection [get_cells -filter "is_sequential==true"]] incr total_count $seq_count } return $total_count } ```
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