UVM是一种用于IC前端验证的方法学，它包括DUT（硬件）和TESTBENCH（软件）两个世界，两者通过SV定义的数据结构接口进行交互。UVM预定义了组件和数据对象，如env、driver、receiver、agent和transaction，通过component互联和object通信实现自动化对比。其运行基于phase机制，组件间并行，组内串行，且具备良好的可重用性，如factory机制支持动态创建和覆盖。此外，UVM还提供了寄存器模型，使得硬件DUT的寄存器能在软件世界中被访问和控制。
what-- 是方法学，解决IC前端验证的手段,是SV封装的类库
uvm世界的划分--DUT(verilog)+TESTBECH(UVM),DUT是代表硬件世界，TESTBENCH代表软件世界，2个世界之间是定义了一种新的数据结构（sv语言）--接口
特点：预定义了组件（componet）和数据(object),组件之间互联，通过object之间通信互联，实现自动化对比
how-- 封装了各种对象，componet +object
componet :代表一个有自主功能，相对的模块，如env driver receiver agent sc
object：活的，有生命周期的元素，如transaction、tlm_fifo
运行机制：pahse (组件之间是并行的，同一个组内的不同阶段phase是串行的)
可重用行:factory机制，指定了工厂的标准，树结构、create、overide
其他特色：寄存器模型，从UVM的世界看，硬件DUT世界的寄存器都是 被例化软件的一份子，所以可以随时后门读取
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