UVM的个人理解

1. what-- 是方法学，解决IC前端验证的手段,是SV封装的类库

2. uvm世界的划分--DUT(verilog)+TESTBECH(UVM),DUT是代表硬件世界，TESTBENCH代表软件世界，2个世界之间是定义了一种新的数据结构（sv语言）--接口

3. 特点：预定义了组件（componet）和数据(object),组件之间互联，通过object之间通信互联，实现自动化对比

4. how-- 封装了各种对象，componet +object

componet :代表一个有自主功能，相对的模块，如env driver receiver agent sc

object：活的，有生命周期的元素，如transaction、tlm_fifo

5. 运行机制：pahse (组件之间是并行的，同一个组内的不同阶段phase是串行的)

6. 可重用行:factory机制，指定了工厂的标准，树结构、create、overide

7. 其他特色：寄存器模型，从UVM的世界看，硬件DUT世界的寄存器都是 被例化软件的一份子，所以可以随时后门读取