多die系统PCIE同步初始化技术深度研究

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引言

1.1 多die架构发展背景与挑战

随着芯片制程技术的不断进步和摩尔定律的逐渐放缓，多die（多芯片）架构已成为高性能计算领域的重要发展方向。根据新思科技的预测，到2025年，50%的新型高性能计算芯片设计将采用2.5D或3D Multi-Die技术。这种架构在数据中心、AI和服务器应用中表现尤为突出，因为这些应用场景的芯片复杂度已经超出了单一die的处理能力。

多die架构通过将不同功能模块拆分为独立的die，再通过先进封装技术集成，实现了计算性能与工程效率的突破。以AMD EPYC处理器为例，其采用"分布式计算+集中式I/O"的Chiplet架构，其中CCD（Core Complex Die）专注于核心计算，IOD（I/O Die）负责系统互连与外设接口。这种设计不仅解决了先进制程下单片大芯片的制造瓶颈，更通过资源的精准分配与工艺的差异化应用，构建了成本与性能的动态平衡体系。

然而，多die架构在带来性能提升和成本优势的同时，也面临着诸多技术挑战。其中，多个die之间的PCIe同步初始化问题是最关键的技术难题之一。在多die系统中，如何确保所有die的PCIe控制器能够按照统一的时序和标准完成初始化，直接关系到整个系统的性能和稳定性。特别是在高性能计算场景下，任何微小的时序偏差都可能导致严重的系统问题。

1.2 PCIe同步初始化的重要性

PCIe（Peripheral Component Interconnect Express）作为现代计算机系统中最重要的高速串行总线标准，其初始化过程的可靠性直接影响整个系统的功能完整性。在多die架构中，PCIe同步初始化的重要性体现在以下几个方面：

首先，系统一致性是多die PCIe同步初始化的核心目标。在多die系统中，每个die都可能包含多个PCIe控制器，这些控制器需要在相同的时序和参数配置下工作，以确保整个系统的PCIe拓扑结构的一致性。例如，在AMD EPYC架构中，中央IO Die需要通过Infinity Fabric向各个计算Die下发统一的PCIe初始化指令，包括PCIe控制器配置、链路训练参数等，确保所有计算Die的PCIe指令都能适配总线规则。

其次，性能优化依赖于精确的时序同步。PCIe链路的性能很大程度上取决于链路训练过程中的参数配置，包括链路宽度、数据速率、信号质量等。在多die系统中，如果各die的PCIe初始化时序不一致，可能导致链路训练失败或性能下降。研究表明，PCIe链路训练通常按照Detect → Polling → Configuration → L0的顺序进行，首次进入L0状态时，链路会切换到PCIe Gen1模式，然后根据双方设备的支持情况进行更高速率的训练。

第三，系统可扩展性要求标准化的初始化流程。随着多die架构的复杂化，系统的可扩展性变得越来越重要。统一的PCIe初始化流程不仅有助于简化系统设计，还能提高不同厂商产品之间的互操作性。UCIe（Universal Chiplet Interconnect Express）协议的出现正是为了满足这一需求，该协议支持流模式、PCIe和CXL等多种模式，允许设计者根据性能、功耗或成本进行优化。

最后，可靠性与容错需要严格的同步机制。在关键任务应用中，系统的可靠性至关重要。多die PCIe同步初始化不仅要确保正常情况下的正确初始化，还要具备处理异常情况的能力。例如，在UCIe协议中，规定了严格的时序规则：配对的die必须在定义的毫秒级窗口内上线，否则链路超时，这种机制防止了die之间的无限等待，减少了不可预测的延迟。

多die PCIe同步初始化技术架构

2.1 中央IO Die主导模式（以AMD EPYC为例）

2.1.1 AMD EPYC架构概述

AMD EPYC处理器系列采用了独特的中央IO Die主导的多die架构，这种设计充分体现了"分布式计算+集中式I/O"的设计理念。在这一架构中，中央IO Die扮演着整个系统PCIe初始化的核心角色，负责协调和管理所有计算Die的PCIe初始化过程。

EPYC处理器的Chiplet架构通过模块化拆分与协同设计，实现了计算性能与工程效率的突破。以Genoa为例，其最高配置包含12个5nm工艺CCD与1个6nm工艺IOD：每个CCD集成8个Zen 4核心及32MB L3缓存，通过Infinity Fabric与IOD通信；IOD则集成12通道DDR5内存控制器、PCIe 5.0接口及SerDes组件，采用台积电N6工艺实现28亿晶体管密度。

在具体的架构实现上，EPYC处理器采用了不同的die配置策略。EPYC 7000系列采用四die架构，其中两个die旋转180度，每个die直接连接到封装中的所有其他die。这种全互联的拓扑结构确保了任意两个die之间的单跳通信，大大降低了延迟。每个die支持两个x16 PCIe链路，总共提供128条PCIe通道，其中64条在双路系统中用于Infinity Fabric处理器间链路。

2.1.2 Infinity Fabric互联机制

Infinity Fabric是AMD多die架构的核心互连技术，它不仅是一个简单的互连总线，更是一个支持缓存一致性的智能互连系统。AMD将Infinity Fabric定义为一个接口集合，其应用范围从die内到die间，再到插槽间。

在Genoa架构中，Infinity Fabric通过第三代Global Memory Interface（GMI3）实现了带宽、延迟与扩展性的三维突破。GMI3总线将互连吞吐能力提升至36Gbps，较上一代GMI2的18Gbps实现翻倍，这一提升源于每周期32Bit数据读取与16Bit数据写入的优化设计，以及20:1的FCLK频率比（最高1.8GHz）。

Infinity Fabric的关键特性包括：

带宽性能：在双路EPYC 9004系统中，可通过3条或4条IF总线实现互联。4条配置总带宽达128GB/s（每条32GB/s），3条配置则释放1条PCIe 5.0 x16通道，兼顾高带宽互连与外设扩展需求。

一致性支持：Infinity Fabric支持CXL 1.1+标准，可通过内存池化技术将系统内存扩展至6TB，并实现CPU与GPU的一致性通信。第三代Infinity Architecture取代了前代依赖PCIe 4.0的非一致性方案，双路系统GPU连接数从4个增至8个。

低延迟特性：Infinity Fabric支持NUMA架构下的缓存一致性协议，通过目录式一致性机制减少跨Die访问延迟。例如，在双socket系统中，远程内存访问通过最多两跳IF链路实现，较传统多处理器架构延迟降低47%。

2.1.3 中央IO Die初始化流程

中央IO Die的PCIe初始化流程是整个多die系统同步初始化的关键环节。这一过程主要包括以下几个阶段：

第一阶段：IO Die自身初始化。开机后，中央IO Die首先完成自身PCIe根复合体的初始化。这一过程包括确定总线速率、通道数等基础参数，配置PCIe控制器的基础寄存器，以及进行初步的链路训练。在Genoa架构中，IOD集成的第三代Infinity Fabric控制器提供灵活通道分配：双路系统中，128条PCIe 5.0通道可配置为4条IF总线（每条等效PCIe 5.0 x16），剩余通道对外提供160条PCIe 5.0 lanes。

第二阶段：指令分发与配置。完成自身初始化后，中央IO Die通过Infinity Fabric向各个计算Die下发统一的PCIe初始化指令。这些指令包括PCIe控制器配置、链路训练参数、时钟同步信息等关键配置数据。在具体实现中，每个CCD通过专用的高速Global Memory Interface（GMI）链路连接到I/O die，确保了指令传输的可靠性和低延迟。

第三阶段：状态反馈与同步。各计算Die执行初始化指令后，通过D2D链路向IO Die反馈初始化状态。IO Die需要核对所有计算Die的状态是否一致，只有当所有计算Die的状态都达到预期时，才认为PCIe同步初始化完成。这种反馈机制确保了整个系统的一致性和可靠性。

第四阶段：系统整合与验证。在完成所有die的PCIe初始化后，中央IO Die还需要负责整个系统的PCIe拓扑整合。这包括建立统一的PCIe地址空间、配置路由表、设置访问权限等系统级配置工作。

2.2 UCIe协议协同模式

2.2.1 UCIe协议架构与特点

UCIe（Universal Chiplet Interconnect Express）协议是一种开放的die-to-die互连标准，专门用于封装内的chiplet互连。UCIe 3.0版本于2025年8月5日发布，将峰值链路速度提升一倍，引入了48 GT/s和64 GT/s模式，同时增加了可管理性、功耗效率和可靠性特性，旨在为AI、HPC和网络应用扩展多die系统。

UCIe协议的核心特点包括：

分层架构设计：UCIe采用分层架构管理同步，低层处理时序和链路稳定性，高层协议如PCIe和CXL管理内存共享和缓存一致性等复杂任务。这种分层设计将复杂的同步问题分解为多个层次的简单问题，大大降低了系统设计的复杂度。

多模式支持：UCIe支持流模式、PCIe和CXL等多种模式，允许设计者根据性能、功耗或成本进行优化。这种灵活性使得UCIe能够适应不同应用场景的需求，从高性能计算到低功耗嵌入式系统都能找到合适的配置方案。

标准化接口：UCIe定义了RDI（Receiver Data Interface）到PHY的接口和FDI（Fabric Data Interface）在die-to-die Adapter层和协议层之间的接口，这些接口包括了两个die之间协议发现和协商所需的所有边带信令，确保了链路初始化和操作的平滑进行。

2.2.2 UCIe四阶段初始化流程

UCIe协议定义了标准化的四阶段初始化流程，这一流程确保了多die系统中各die的PCIe初始化能够有序进行：

第一阶段：复位与解复位（Stage 0）。在这一阶段，每个die各自完成复位和解复位操作。这是初始化的基础阶段，确保所有die都处于一个已知的初始状态。在实际实现中，复位操作通常包括硬件复位、软件复位和功能复位等多个层次，每个层次都有严格的时序要求和状态验证机制。

第二阶段：侦测与训练（Stage 1）。使用边带信号进行侦测与训练，建立基础通信。这一阶段的关键是通过边带通道实现die之间的初始通信，包括设备发现、能力协商、链路参数配置等。新思科技的40G UCIe IP能够复用边带通道传输初始化指令，并且依靠100MHz单一参考时钟校准各die时钟，无需额外高频时钟，让多die的PCIe初始化节奏保持同步。

第三阶段：主带宽链路训练与修复（Stage 2）。进行主带宽链路训练与修复，建立高速数据传输通道。这一阶段是整个初始化过程中最复杂的部分，需要完成主带宽链路的训练、信号质量优化、错误修复机制配置等关键任务。在UCIe 3.0中，还引入了运行时重新校准功能，链路可以在操作期间重新调整（重用初始化状态），以在条件变化时保持效率。

第四阶段：参数协商（Stage 3）。各die的Adapter层协商参数，完成最终的配置。在这一阶段，不同die的Adapter层会就具体的协议参数进行协商，包括数据格式、传输模式、错误处理策略等。通过这种协商机制，确保了不同厂商的die能够在同一系统中协同工作。

2.2.3 边带信号与时钟同步机制

UCIe协议中的边带信号和时钟同步机制是确保多die PCIe同步初始化的关键技术：

边带信号机制：边带通道是UCIe协议中的重要组成部分，用于传输控制信息和状态信息。在UCIe 3.0中，边带通道的范围扩展到100mm，以支持更大或更灵活的SiP拓扑结构。边带信号的主要功能包括：设备发现与识别、链路训练控制、错误检测与恢复、电源管理控制等。新思科技的40G UCIe IP能够复用边带通道传输初始化指令，大大提高了通道利用率。

时钟同步机制：UCIe系统使用100MHz单一参考时钟校准各die时钟，无需额外高频时钟。这种设计简化了系统的时钟架构，降低了功耗，同时确保了多die的PCIe初始化节奏保持同步。在具体实现中，UCIe控制器IP实现了RDI接口到PHY和FDI接口在die-to-die Adapter层和协议层之间的连接，这些接口包括了两个die之间协议发现和协商所需的所有边带信令。

时序同步要求：UCIe规定了严格的时序规则，配对的die必须在定义的毫秒级窗口内上线，否则链路超时。这种机制防止了die之间的无限等待，减少了不可预测的延迟。在实际应用中，这种时序要求通过硬件定时器和软件超时机制共同实现，确保了系统初始化的可靠性。

2.3 主核统一调度模式（以N1SDP平台为例）

2.3.1 N1SDP多chip平台架构

N1SDP（Neoverse N1 System Development Platform）是ARM架构下的多chip开发平台，采用了主核统一调度的多die PCIe初始化模式。在这种架构中，主核SCP（System Control Processor）负责整个系统的初始化协调，通过统一的指令序列控制各个从die的PCIe初始化过程。

N1SDP平台的架构特点包括：

主从架构设计：系统采用明确的主从架构，主核SCP负责全局调度和控制，从die执行具体的初始化操作。这种设计简化了系统的控制逻辑，提高了初始化过程的可预测性和可靠性。

专用通信通道：主核和从die之间通过专用的通信通道进行指令传输和状态反馈。这些通道通常具有高带宽、低延迟的特点，确保了指令的及时传输和状态的快速响应。

标准化指令集：系统定义了一套标准化的初始化指令集，包括PCIe上电、PHY初始化、链路训练、根节点配置等关键指令。这种标准化设计使得不同的从die能够理解和执行相同的指令序列。

2.3.2 主核SCP初始化流程

N1SDP平台的主核SCP初始化流程是一个严格的顺序执行过程，每个步骤都有明确的指令和验证机制：

第一步：主核自身初始化。主核SCP上电启动后，首先完成自身相关配置，包括CPU初始化、内存控制器配置、通信接口初始化等基础工作。这是后续所有操作的基础，只有主核自身配置完成后，才能开始协调其他从die的初始化。

第二步：系统资源申请。主核完成自身配置后，通过PPU（Power and Performance Unit）申请对SYSTOP上电，这是启动整个系统的关键步骤。随后进行CMN700 discovery和CMN RNSAM配置，建立系统的基础通信架构。

第三步：本地配置初始化。接下来进行本地DDRC（DDR Controller）和DDR PHY的配置初始化，确保主核有稳定的内存访问能力。然后进行PCIE CTRL配置，为主核自身的PCIe功能做准备。

第四步：多chip协调初始化。完成本地配置后，主核通过专用通道给从die依次发送一系列PCIe初始化指令。这些指令包括：

PCIe POWER ON命令：启动从die的PCIe电源
PCIe PHY INIT命令：初始化PCIe物理层
CCIX CONFIG命令：配置CCIX（Coherent CXL）协议
PCIe CTRL INIT命令：初始化PCIe控制器
PCIe LINK TRAIN命令：进行PCIe链路训练
PCIe RC SETUP命令：设置PCIe根节点
PCIe VC1 CONFIG命令：配置PCIe虚拟通道1
CMN600 SET命令：配置CMN600互连
CMN600_XCHANGE_CREDITS命令：交换信用信息
CMN600_ENTER_SYS_COHERENCY命令：进入系统一致性模式
CMN600_ENTER_DVM_DOMAIN命令：进入动态电压频率域
GET_SLV_DDR_SIZE命令：获取从die的DDR大小
TIMER_SYNC命令：同步定时器

第五步：状态验证与同步。每发送一步指令后，主核都会等待从die的执行反馈，只有当所有从die都完成对应操作并返回成功状态后，才会发送下一步指令。这种同步机制确保了所有从die的操作都按照相同的节奏进行，避免了时序混乱导致的系统问题。

2.3.3 指令分发与状态反馈机制

主核统一调度模式的核心在于其精密的指令分发与状态反馈机制：

指令分发策略：主核采用顺序分发的策略，按照预定的指令序列依次向从die发送初始化指令。这种策略的优点是逻辑清晰、易于实现和调试，缺点是可能存在等待时间，影响初始化速度。在实际应用中，可以通过批量指令分发和并行执行来优化这一过程。

状态反馈机制：从die在执行完每条指令后，都会通过专用通道向主核反馈执行状态。状态信息包括指令执行成功/失败、执行时间、错误代码等。主核会根据反馈信息判断是否需要重新发送指令或进行错误处理。

超时处理机制：为了防止从die因故障或其他原因无法返回状态，系统设置了超时机制。如果主核在规定时间内没有收到从die的反馈，会重新发送指令或进行相应的错误处理。这种机制确保了系统的鲁棒性。

同步控制机制：在发送时钟同步指令之前，主核会等待所有从die完成前面的所有操作并同步状态。只有当所有从die的状态都达到预期后，才会发送时钟同步指令，实现所有die的PCIe初始化同步。这种严格的同步机制是保证系统正常工作的关键。

关键技术机制分析

3.1 Die-to-Die互联技术对比

3.1.1 Infinity Fabric vs UCIe vs CXL

在多die系统的PCIe同步初始化中，不同的Die-to-Die互联技术各有特点，下面对Infinity Fabric、UCIe和CXL三种主流技术进行详细对比分析：

Infinity Fabric技术特点：
Infinity Fabric是AMD专有的互连技术，主要用于AMD处理器的多die和多插槽系统。其核心优势在于与AMD处理器架构的深度集成，能够提供最高效的性能表现。在Genoa架构中，Infinity Fabric通过GMI3总线实现了36Gbps的互连吞吐能力，支持缓存一致性协议，通过目录式一致性机制减少跨Die访问延迟。在双路系统中，4条IF总线配置可提供128GB/s的总带宽，支持CXL 1.1+标准，可将系统内存扩展至6TB。

UCIe技术特点：
UCIe是一个开放的、跨厂商的die-to-die互连标准，由UCIe联盟管理，代表超过150个成员公司。UCIe 3.0支持48 GT/s和64 GT/s的高速模式，具有运行时重新校准、扩展的边带范围（100mm）、快速启动和控制平面等先进特性。UCIe的分层架构设计使其能够支持多种上层协议，包括PCIe、CXL和流模式，提供了极大的灵活性。

CXL技术特点：
CXL（Compute Express Link）是一种基于PCIe架构的高速互连协议，主要用于实现CPU、加速器和设备之间的一致性内存访问。CXL与UCIe的融合可能实现芯片级缓存一致性（Die-to-Die Coherency）。在多die系统中，CXL主要用于实现不同die之间的内存一致性访问，这对于高性能计算和AI应用非常重要。

技术对比分析：
技术特性 Infinity Fabric UCIe CXL
标准化程度专有技术开放标准（150+成员）开放标准
最高速率 36Gbps（GMI3） 64 GT/s（UCIe 3.0）基于PCIe 5.0
一致性支持支持缓存一致性可支持CXL一致性支持内存一致性
应用场景 AMD处理器内部互连跨厂商chiplet互连 CPU-加速器互连
灵活性与AMD架构深度绑定支持多种协议模式专注内存一致性
边带支持专用Infinity Fabric链路 100mm边带通道基于PCIe边带

从对比可以看出，Infinity Fabric在AMD生态系统内具有最佳的性能和集成度，UCIe提供了最好的开放性和灵活性，而CXL则专注于内存一致性这一特定需求。在实际的多die PCIe同步初始化中，这些技术往往结合使用，例如AMD EPYC处理器使用Infinity Fabric进行内部互连，同时支持CXL协议；而遵循UCIe协议的系统则可以同时支持PCIe和CXL协议栈。

3.1.2 不同互联技术的适用场景

不同的Die-to-Die互联技术适用于不同的应用场景，理解这些差异对于选择合适的技术方案至关重要：

Infinity Fabric适用场景：

• AMD处理器内部的多die互连，如EPYC服务器处理器和Ryzen桌面处理器

• 需要最高性能和最低延迟的计算密集型应用

• 对功耗敏感的移动和嵌入式应用

• 要求与AMD生态系统深度集成的解决方案

Infinity Fabric的专有特性使其在AMD平台上能够实现最佳的性能表现，但也限制了其在其他平台的应用。在多die PCIe同步初始化中，Infinity Fabric通过其专用的控制通道和协议，能够实现非常精确的时序控制和状态同步。

UCIe适用场景：

• 跨厂商的chiplet集成，特别是在开放的AI和HPC生态系统中

• 需要支持多种协议（PCIe、CXL、流模式）的通用平台

• 对互操作性要求较高的标准化产品

• 大规模多die系统，需要灵活的拓扑结构

UCIe的开放性和标准化特性使其成为构建开放生态系统的理想选择。在多die PCIe同步初始化中，UCIe提供了标准化的四阶段初始化流程和边带信号机制，确保了不同厂商产品之间的互操作性。

CXL适用场景：

• CPU与加速器（如GPU、FPGA）之间的高速互连

• 需要内存一致性的异构计算系统

• 数据中心和云计算基础设施

• AI训练和推理系统

CXL专注于内存一致性这一关键需求，在需要共享内存的多die系统中具有不可替代的优势。在PCIe同步初始化中，CXL协议需要与其他互连技术结合使用，例如通过UCIe传输CXL协议栈。

3.2 时钟同步技术

3.2.1 100MHz参考时钟校准机制

在多die PCIe同步初始化中，时钟同步是确保所有die协调工作的基础。PCIe协议指定标准的参考时钟为HCSL电平的100MHz时钟，Gen1~Gen4要求收发端参考时钟精度在±300ppm以内，Gen5要求频率稳定性±100ppm。

100MHz参考时钟的重要性：
100MHz参考时钟是PCIe系统的基础时钟，所有的PCIe Serdes都基于这个参考时钟生成所需的高速时钟。在多die系统中，所有die都必须使用相同的参考时钟源，或者使用经过精确同步的参考时钟，以确保PCIe链路训练和数据传输的正确性。

时钟校准的实现方式：
在UCIe协议的多die系统中，使用100MHz单一参考时钟校准各die时钟，无需额外高频时钟。这种设计的优势在于：

• 简化了系统的时钟架构，减少了时钟树的复杂度

• 降低了功耗，因为不需要为每个die提供独立的高频时钟

• 提高了同步精度，因为所有die都使用同一个参考时钟

• 降低了成本，减少了时钟相关的硬件开销

新思科技的40G UCIe IP在这方面提供了很好的实现范例，该IP能够复用边带通道传输初始化指令，并且依靠100MHz单一参考时钟校准各die时钟，让多die的PCIe初始化节奏保持同步。

时钟同步的精度要求：
PCIe标准对时钟精度有严格要求。根据PCIe规范，Gen1到Gen4要求参考时钟精度在±300ppm以内，而Gen5则要求更高的±100ppm精度。这种精度要求对于多die系统来说是一个挑战，因为不同die之间可能存在温度差异、电源波动等因素，影响时钟的稳定性。

为了满足这些精度要求，现代多die系统通常采用以下技术：

• 使用高精度的晶体振荡器作为参考时钟源

• 采用PLL（锁相环）技术对参考时钟进行倍频和分频

• 实现时钟漂移检测和补偿机制

• 在关键节点进行时钟质量监控

3.2.2 时钟域转换与同步精度

在多die系统中，不同die可能工作在不同的时钟域，因此时钟域转换和同步精度控制是确保PCIe同步初始化成功的关键技术：

时钟域转换的挑战：
多die系统中的时钟域转换面临以下挑战：

• 不同die可能采用不同的时钟频率，需要进行频率转换

• 时钟相位可能存在偏差，需要进行相位对齐

• 时钟抖动和漂移可能导致同步失败

• 功耗管理可能导致时钟暂停和恢复

时钟同步精度的影响因素：
影响多die系统时钟同步精度的主要因素包括：

温度差异：不同die的工作温度可能不同，导致时钟频率漂移
电源电压变化：电源波动会影响时钟发生器的输出频率
工艺偏差：即使在同一晶圆上，不同die的工艺参数也可能存在微小差异
负载变化：die的工作负载变化会影响其功耗和温度，进而影响时钟特性

同步精度控制技术：
为了确保多die系统的时钟同步精度，业界采用了多种技术：

精密时钟生成：使用高精度的PLL技术生成时钟，现代PLL可以实现亚皮秒级的相位精度。例如，使用Renesas的专利PLL技术，可以将25MHz晶体输入转换为100MHz HCSL差分输出，确保了时钟的稳定性和精度。
时钟监控与补偿：在系统运行过程中，持续监控各die的时钟特性，及时发现偏差并进行补偿。这种监控可以通过专用的时钟检测电路或软件算法实现。
同步协议：采用专门的时钟同步协议，如IEEE 1588精密时间协议（PTP）。PTP通过定时消息交换需要四个时间戳：主设备在t1发送sync，从设备在t2接收sync，从设备在t3发送delay_req，主设备在t4接收delay_req，通过这些时间戳计算时钟偏差和网络延迟，实现高精度同步。
冗余设计：为关键的时钟路径提供冗余设计，当主时钟出现问题时，可以切换到备用时钟源，确保系统的可靠性。

3.3 链路训练与参数协商

3.3.1 LTSSM状态机详解

链路训练和状态机（Link Training and Status State Machine, LTSSM）是PCIe协议中负责建立和维护链路连接的核心机制。在多die系统的PCIe同步初始化中，理解和掌握LTSSM的工作原理至关重要。

LTSSM的基本状态：
PCIe LTSSM共有11个顶层状态，包括：Detect、Polling、Configuration、Recovery、L0、L0s、L1、L2、HotReset、Loopback和Disable。在链路训练期间，主要完成以下工作：

位锁定（Bit Lock）：接收端通过使用数据比特流作为时钟参考信号，重建发送端的时钟。一旦时钟恢复，接收端便能正确采样输入数据。
符号锁定或块锁定（Symbol Lock/Block Lock）：在Gen3模式下，确保数据的准确性。
通道极性校正：必要时对通道极性进行校正，确保数据传输的准确性。
链路速率协商：得知各通道支持的链路数据速率，并协商链路宽度。
时序偏斜校正：检测是否需要进行lane reversal，并校正各通道之间的时序偏斜（Deskew）。

LTSSM的状态转换流程：
正常情况下，LTSSM按照以下顺序进行状态转换：

• Detect（检测）：检测对端设备是否存在，建立基本的电气连接

• Polling（轮询）：进行基本的链路训练，协商基本参数

• Configuration（配置）：配置链路参数，包括速率、宽度等

• L0（正常工作状态）：进入正常的数据传输状态

当首次进入L0状态时，链路会切换到PCIe Gen1模式。如果双方设备都支持更高的数据传输速率，链路会立即进行Gen2、Gen3或Gen4速率的训练，确保最佳性能。

多die系统中的LTSSM协调：
在多die系统中，LTSSM的协调面临特殊挑战：

• 多个die可能同时进行链路训练，需要避免资源冲突

• die之间的时钟差异可能导致训练时序不一致

• 不同die的链路训练进度可能不同，需要同步机制

为了解决这些问题，多die系统通常采用以下策略：

由主die（如中央IO Die）统一调度各die的链路训练时序
通过D2D互连传递训练状态信息
实现训练参数的统一配置和分发
建立训练失败的重试和恢复机制

3.3.2 初始化参数协商过程

PCIe初始化参数协商是多die系统中确保所有die协调工作的关键过程，这个过程涉及多个层次的参数配置和协商：

物理层参数协商：
物理层参数协商主要包括：

• 链路宽度协商：确定使用的通道数量，可以是x1、x2、x4、x8、x16或x32

• 数据速率协商：根据双方设备的支持情况，协商最佳的数据传输速率

• 信号质量参数：包括预加重、均衡、摆幅等参数的配置

• 时钟参数：包括参考时钟频率、相位等参数的校准

在多die系统中，这些参数通常由主die统一配置，然后通过D2D互连分发给各个从die。每个die在接收到参数后，会根据自身的能力进行验证和调整，并将结果反馈给主die。

协议层参数协商：
协议层参数协商包括：

• PCIe版本协商：确定使用的PCIe协议版本（Gen1到Gen5）

• 电源管理能力：协商支持的电源管理状态（L0s、L1、L2等）

• 错误处理机制：配置错误检测和纠正机制

• 虚拟通道配置：配置虚拟通道数量和优先级

这些参数的协商通常通过PCIe配置空间的寄存器读写操作完成。在多die系统中，主die会通过统一的配置接口对所有从die进行批量配置，确保参数的一致性。

高级特性协商：
对于支持高级特性的系统，还需要协商以下参数：

• CXL协议支持：如果系统支持CXL，需要协商CXL相关的参数

• 缓存一致性：对于支持一致性的系统，需要配置一致性协议参数

• QoS（Quality of Service）：配置服务质量参数，确保关键流量的优先级

协商过程的同步机制：
为了确保所有die的参数协商过程同步，多die系统采用以下机制：

分阶段协商：将参数协商分为多个阶段，每个阶段完成后进行状态同步
超时机制：为每个协商阶段设置超时时间，防止死锁
回滚机制：如果协商失败，能够回滚到之前的状态
重试策略：定义重试次数和重试间隔，提高协商成功率

在实际实现中，参数协商过程通常由主die发起，通过D2D互连向各个从die发送协商请求。从die接收到请求后，进行本地协商，并将结果返回给主die。主die会收集所有从die的反馈，进行一致性检查，如果发现不一致，会重新发起协商过程。

实际应用案例分析

4.1 AMD EPYC系列处理器实现分析

4.1.1 EPYC 7000/9000系列架构演进

AMD EPYC处理器系列的发展充分体现了多die架构在PCIe同步初始化技术上的不断演进。从2017年发布的第一代EPYC（Naples）到最新的第四代EPYC（Genoa），AMD在多die互连和PCIe初始化技术上实现了显著的技术突破。

EPYC 7000系列（Naples/Rome/Milan）：
第一代EPYC 7001系列（Naples）采用了革命性的四die设计，每个CPU封装包含四个die，无论启用核心数量多少。AMD采用对称禁用模式，例如32核心处理器在四个die上全部启用8个核心，24核心处理器则每个CCX禁用1个核心（每个die禁用2个核心）。

第二代EPYC 7002系列（Rome）在架构上进行了重要改进，中央采用14纳米IO芯片，集成了所有IO和内存功能，包括内存控制器、插槽内Infinity Fabric链路和插槽间连接，以及PCIe。单路服务器可支持多达130个PCIe Gen4通道，双路系统可支持多达160个PCIe Gen4通道。

第三代EPYC 7003系列（Milan）继续沿用了相同的基本架构，但在制造工艺和性能上进行了优化。每个插槽提供128条PCIe 4.0通道，其中64条在2P平台中用于Infinity Fabric处理器间链路。

EPYC 9004/8004系列（Genoa/Siena）：
第四代EPYC处理器在多die架构上实现了重大突破。EPYC 9004系列（Genoa）采用了"Zen 4"核心设计，最高可配置12个CPU die，每个die包含8个核心，总共可达96个核心。EPYC 8004系列（Siena）则采用"Zen 4c"核心设计，最高可配置8个die，每个die包含16个核心，总共可达128个核心。

在制造工艺方面，Genoa实现了显著的技术进步：

• CPU die采用5nm工艺，晶体管密度达1.71亿/mm²，较7nm提升80%

• I/O die采用6nm工艺，实现28亿晶体管，支持12个CCD的高速互连

• 保持609mm²封装面积的同时，实现96核与1.152GB L3缓存的集成

Infinity Fabric技术演进：
从Naples到Genoa，Infinity Fabric技术实现了以下重要改进：

带宽提升：从第一代的18Gbps（GMI2）提升到第三代的36Gbps（GMI3），带宽翻倍
延迟降低：通过优化的拓扑设计和协议改进，跨die访问延迟降低18%
能效提升：功耗从3.5pj/bit降低到2pj/bit，能效提升43%
一致性支持：从非一致性互连演进为支持CXL 1.1+的一致性互连

4.1.2 多die PCIe初始化的具体实现

AMD EPYC处理器在多die PCIe初始化方面采用了高度优化的实现方案，以下是具体的技术细节：

初始化流程的时序控制：
EPYC处理器的PCIe初始化采用了严格的时序控制机制。在系统上电后，中央IO Die首先完成自身的初始化，包括：

• 初始化PCIe根复合体（Root Complex）

• 配置PCIe控制器的基础寄存器

• 建立与各个CCD的Infinity Fabric连接

• 初始化时钟和电源管理系统

完成自身初始化后，IO Die开始协调各个CCD的PCIe初始化。这一过程通过Infinity Fabric发送一系列初始化命令，每个命令都有严格的时序要求和超时机制。

配置信息的分发机制：
EPYC处理器的PCIe配置信息通过Infinity Fabric进行分发，主要包括以下类型的信息：

基础配置信息：包括PCIe版本、链路宽度、数据速率等基本参数
PHY配置信息：包括预加重、均衡、摆幅等物理层参数
控制器配置信息：包括PCIe控制器的寄存器配置、中断配置等
链路训练参数：包括训练序列、超时时间、重试次数等

这些配置信息通过Infinity Fabric的专用控制通道进行传输，确保了高可靠性和低延迟。

状态反馈和错误处理：
在PCIe初始化过程中，每个CCD都会向IO Die反馈执行状态。反馈信息包括：

• 命令执行状态（成功/失败）

• 执行时间和进度

• 错误代码和错误位置

• 链路训练结果

如果IO Die检测到某个CCD的初始化失败，会采取以下措施：

记录错误信息
重新发送初始化命令
如果多次重试失败，标记该CCD为故障
调整系统配置，绕过故障CCD

时钟同步的实现：
EPYC处理器的时钟同步采用了以下技术：

• 使用统一的100MHz参考时钟源

• 通过PLL技术为不同模块生成所需的时钟频率

• 实现时钟漂移检测和自动补偿机制

• 在关键节点进行时钟质量监控

特别值得注意的是，EPYC处理器的Infinity Fabric支持自适应时钟技术，能够根据系统负载动态调整时钟频率，在保证性能的同时优化功耗。

4.2 NVIDIA Grace Hopper超级芯片

4.2.1 Grace Hopper架构特点

NVIDIA Grace Hopper超级芯片（GH200）代表了异构计算架构的重大突破，它结合了NVIDIA Grace CPU和Hopper GPU架构，使用NVIDIA NVLink-C2C互连技术，为加速人工智能（AI）和高性能计算（HPC）应用提供了CPU+GPU一致性内存模型。

架构的革命性设计：
Grace Hopper超级芯片的架构设计具有以下特点：

• 集成了72个Grace CPU核心，支持LPDDR5X内存，带宽高达500GB/s

• 集成了Hopper GPU架构，支持96GB HBM3或144GB HBM3e内存，带宽分别达到4TB/s和4.9TB/s

• 使用NVLink-C2C互连技术，总带宽900GB/s（双向各450GB/s）

• 提供64x PCIe Gen 5通道

这种设计实现了真正的CPU-GPU异构计算平台，打破了传统的CPU和GPU分离的架构模式。

NVLink-C2C互连技术：
NVLink-C2C是NVIDIA专有的die-to-die互连技术，专门为Grace Hopper超级芯片设计。与传统的NVLink技术不同，NVLink-C2C是一种chiplet级别的互连，直接集成在封装内部，提供了极高的带宽和极低的延迟。

NVLink-C2C的关键特性包括：

• 总带宽900GB/s，双向各450GB/s

• 极低的互连延迟，支持缓存一致性

• 支持CPU和GPU之间的直接内存访问

• 提供统一的内存地址空间

4.2.2 PCIe初始化的特殊考虑

Grace Hopper超级芯片在PCIe初始化方面有其独特的考虑，主要体现在以下几个方面：

从传统PCIe到一致性互连的转变：
在Grace Hopper的初始化过程中，一个重要的变化是，在芯片间互连初始化期间，设备的PCIe BAR（基地址寄存器）变得不再使用，转而采用更快的一致性机制来暴露设备内存。这表明，在这种高度集成的异构架构中，传统的PCIe初始化流程需要进行重大调整。

这种转变的意义在于：

• 消除了传统PCIe地址转换的开销

• 实现了CPU和GPU之间的直接内存访问

• 支持统一的内存模型，简化了编程模型

• 提供了更高的内存访问性能

多die架构的协同初始化：
Grace Hopper超级芯片的初始化涉及多个不同类型的die：

CPU die：包含Grace CPU核心和相关的系统控制器
GPU die：包含Hopper GPU核心和HBM控制器
I/O die：包含PCIe控制器、内存控制器等

这些不同类型的die在初始化过程中需要进行精密的协调：

• CPU die负责系统的整体初始化和引导

• GPU die进行自身的GPU核心和内存控制器初始化

• I/O die负责PCIe、网络等外设接口的初始化

与传统GPU的初始化差异：
与传统的独立GPU不同，Grace Hopper超级芯片的初始化具有以下特点：

统一的初始化流程：整个超级芯片作为一个整体进行初始化，而不是CPU和GPU分别初始化
一致性内存初始化：在初始化过程中就建立CPU和GPU之间的一致性内存关系
简化的PCIe配置：由于大部分通信通过NVLink-C2C进行，PCIe主要用于外部设备连接，因此配置相对简单
高级电源管理：支持更精细的电源管理策略，能够根据工作负载动态调整不同die的功耗

性能优化考虑：
在PCIe初始化过程中，Grace Hopper超级芯片还考虑了以下性能优化因素：

带宽预留：为NVLink-C2C预留足够的带宽，确保CPU-GPU通信不受PCIe流量影响
优先级管理：为不同类型的流量设置不同的优先级，关键控制流量具有最高优先级
QoS保障：通过流量整形和带宽分配，确保关键应用的性能
热插拔支持：虽然主要用于固定配置，但仍支持部分组件的热插拔

4.3 Intel Sapphire Rapids架构

4.3.1 Intel Xeon可扩展架构

Intel Xeon Sapphire Rapids处理器采用了革命性的MCM（Multi-Chip Module）设计，包含4个die，通过EMIB（Embedded Multi-die Interconnect Bridge）互连技术连接。这种设计将完整的多核处理器功能分散到4个die上，包括核心、集成北桥、内存接口、PCIe和其他I/O连接。

架构的创新设计：
Sapphire Rapids的MCM架构具有以下特点：

• 4个die通过5个EMIB桥接器互连，确保die之间的高速通信

• 每个die包含15个Golden Cove高性能核心，每个核心具有2MB专用L2缓存和1.875MB L3缓存

• 总共提供120MB L2缓存和112.5MB L3缓存（60核心配置）

• 每个die配备一个内存控制器tile，具有128位DDR5 PHY，控制2个DDR5通道，整个封装支持8个DDR5通道

• 每个die顶部配备Intel Sapphire Rapids Xeon PCI-Express 5.0接口，具有32条通道，总共提供128条PCI-Express 5.0通道

EMIB互连技术：
EMIB是Intel专有的die-to-die互连技术，通过在硅桥之间使用微观密集布线来减少互连延迟并增加带宽。在Sapphire Rapids中，4个die通过5个EMIB桥接器互连，这种设计确保了任意两个die之间的低延迟通信。

每个die内部采用类似前代的设计：Mesh互连和多个IP块在由环形总线网络连接的网格上。这种设计提供了良好的可扩展性和性能平衡。

4.3.2 多die协同初始化机制

Intel Sapphire Rapids在多die协同初始化方面采用了独特的机制，以下是详细分析：

初始化的复杂性挑战：
与AMD EPYC的中央IO Die架构不同，Sapphire Rapids的4个die在功能上更加均衡，每个die都包含完整的处理器子系统。这种设计带来了初始化的复杂性挑战：

• 4个die需要在初始化过程中进行精密协调

• 每个die都有自己的时钟域和电源域

• die之间的互连需要在早期阶段就建立通信

EMIB互连的初始化：
Sapphire Rapids的初始化过程中，EMIB互连的初始化是关键步骤：

EMIB链路训练：在系统上电后，首先进行EMIB链路的训练和校准，确保die之间能够建立可靠的通信通道。这包括信号质量检测、时序校准、错误纠正机制配置等。
主从关系建立：在EMIB链路建立后，系统需要确定一个主die来协调整个初始化过程。这个主die通常是具有特定功能的die，例如包含系统代理（System Agent）的die。
同步机制建立：通过EMIB互连建立die之间的同步机制，包括时钟同步、复位同步、状态同步等。这些机制确保了所有die能够按照统一的时序进行初始化。

PCIe初始化的分布式特性：
Sapphire Rapids的PCIe初始化具有明显的分布式特性：

分布式PCIe控制器：4个die中的每个都有自己的PCIe控制器，总共提供128条PCIe 5.0通道。这种设计提供了更好的可扩展性和负载均衡。
统一的拓扑管理：虽然PCIe控制器分布在4个die上，但系统通过统一的拓扑管理机制，将所有PCIe设备组织成一个统一的层次结构。
并行初始化：在主die的协调下，4个die的PCIe控制器可以并行进行初始化，提高了整体初始化效率。但这种并行需要严格的同步机制，避免资源冲突。

与AMD EPYC的对比：
Sapphire Rapids的多die初始化机制与AMD EPYC有显著差异：
特性 AMD EPYC Intel Sapphire Rapids
主导die 中央IO Die 动态指定主die
互连技术 Infinity Fabric EMIB
PCIe控制器集中在IO Die 分布在4个die
初始化方式主从模式分布式协同
一致性支持支持CXL 1.1+ 支持CXL 3.0
内存控制器集成在IO Die 分布在4个die

这种差异反映了两家公司在多die架构设计理念上的不同选择：AMD倾向于集中式控制，而Intel则选择了更加分布式的架构。

高级特性支持：
Sapphire Rapids还支持一系列高级特性，这些特性对初始化过程提出了额外要求：

CXL 3.0支持：Sapphire Rapids支持最新的CXL 3.0协议，这要求在初始化过程中配置复杂的内存一致性机制。
DLBoost和数据流加速器：集成了Intel数据流式加速器、快速辅助技术和DLBoost 2.0，这些加速器需要在初始化过程中进行专门的配置。
UPI互连：每个die提供24x UPI链路，用于多插槽系统中的处理器间通信，这些链路的初始化也需要精密的协调。
技术发展趋势与展望

5.1 标准化进展（UCIe 3.0、CXL 3.0等）

5.1.1 UCIe 3.0技术特性与应用前景

UCIe 3.0标准的发布标志着die-to-die互连技术进入了新的发展阶段。该标准于2025年8月5日正式发布，在性能、功能和可管理性方面实现了重大突破。

性能提升：
UCIe 3.0在性能方面的提升主要体现在：

• 峰值链路速度翻倍，引入48 GT/s和64 GT/s模式，为UCIe-S和UCIe-A都提供了更高的带宽密度

• 支持更高的带宽密度，同时保持低功耗特性

• 运行时重新校准功能允许链路在操作期间重新调整（重用初始化状态），以在条件变化时保持效率

可管理性增强：
UCIe 3.0在可管理性方面引入了多项创新：

• 早期固件下载通过管理传输协议（MTP）标准化，缩短了启动时间并标准化了机群启动流程

• 优先级边带数据包确保确定性、低延迟事件的及时处理

• 快速节流和紧急关闭功能通过开漏I/O实现即时系统级通知

物理层改进：
UCIe 3.0在物理层方面的改进包括：

• 边带通道范围扩展到100mm，支持更大或更灵活的SiP拓扑结构

• 连续传输支持，原始模式映射允许不间断数据流（如SoC-DSP应用）

• 后向兼容性，3.0版本与早期UCIe版本完全兼容

应用前景分析：
UCIe 3.0的应用前景非常广阔，特别是在以下领域：

AI和HPC应用：64 GT/s的高速模式为AI训练和HPC应用提供了所需的带宽，而低功耗特性则有助于控制数据中心的能耗。
异构计算：UCIe支持多种协议模式（流、PCIe、CXL），使其成为异构计算平台的理想选择。特别是在CPU-GPU、CPU-FPGA等混合架构中，UCIe能够提供统一的互连解决方案。
边缘计算：100mm的边带通道范围和低功耗特性使UCIe 3.0特别适合边缘计算设备，这些设备通常需要紧凑的设计和低功耗操作。
汽车电子：在自动驾驶和智能座舱等应用中，UCIe 3.0的确定性延迟和高可靠性特性使其成为关键组件互连的理想选择。

5.1.2 CXL 3.0与多die系统集成

CXL（Compute Express Link）3.0标准的发展为多die系统带来了新的可能性，特别是在内存一致性和系统架构方面。

CXL 3.0的关键特性：
CXL 3.0标准带来了多项重要改进：

• 更高的数据传输速率，基于PCIe 5.0技术

• 增强的内存语义，支持更复杂的内存操作

• 改进的错误处理和可靠性机制

• 与UCIe协议的深度融合，可能实现芯片级缓存一致性（Die-to-Die Coherency）

与UCIe的融合前景：
CXL协议与UCIe的深度整合代表了未来多die系统发展的重要趋势。这种融合可能实现以下技术突破：

统一的互连架构：通过将CXL协议栈运行在UCIe物理层上，可以实现从die内到die间再到系统间的统一互连架构。
芯片级缓存一致性：UCIe与CXL的融合可能实现真正的die-to-die缓存一致性，这将大大简化异构计算系统的设计。
灵活的内存层次结构：结合CXL的内存池化技术和UCIe的高速互连，可以构建更加灵活和高效的内存层次结构。
标准化的接口：统一的标准将促进不同厂商产品之间的互操作性，降低系统集成的复杂性。

对多die PCIe初始化的影响：
CXL 3.0与UCIe的融合将对多die PCIe初始化产生深远影响：

简化初始化流程：统一的协议栈将简化多die系统的初始化流程，减少需要配置的参数数量。
增强的一致性支持：芯片级缓存一致性将使多die系统的内存管理更加高效，减少数据同步的开销。
更高的性能：通过优化的协议设计和硬件实现，可以实现更高的带宽和更低的延迟。
更好的可扩展性：标准化的接口将使系统设计更加灵活，易于扩展和升级。

5.2 未来技术发展方向

5.2.1 高速互连技术演进

多die系统的高速互连技术正朝着更高带宽、更低延迟、更好能效的方向发展，以下是几个重要的技术演进方向：

带宽提升趋势：
当前的技术发展呈现出明显的带宽提升趋势。UCIe 3.0已经实现了64 GT/s的速率，而未来的发展目标是达到100 GT/s甚至更高。这种带宽提升不仅体现在单一链路的速率上，还体现在链路数量的增加和并行处理能力的提升。

在具体实现上，未来的高速互连技术将采用：

• 更先进的信号调制技术，如PAM-4、PAM-8等

• 更高的波特率，从当前的32 GT/s提升到50 GT/s以上

• 更多的并行通道，通过增加Lane数量提升总带宽

• 更高效的编码技术，提高带宽利用率

延迟优化技术：
延迟优化是高速互连技术的另一个重要发展方向。未来的技术将通过以下方式降低延迟：

电路优化：采用更先进的电路设计技术，减少信号传输延迟
协议简化：通过简化协议栈，减少处理开销
并行处理：采用流水线和并行处理技术，提高数据处理效率
智能路由：采用自适应路由算法，动态选择最优路径

能效改进：
能效是多die系统设计的关键考虑因素，未来的互连技术将在保持高性能的同时实现更好的能效：

• 采用更低的电压摆幅和更高效的信号驱动技术

• 实现动态电压频率调整（DVFS），根据负载动态调整功耗

• 采用更先进的制程工艺，提高晶体管的能效比

• 优化电路结构，减少不必要的功耗开销

5.2.2 多die系统集成方案

未来的多die系统集成方案将朝着更加灵活、高效、智能的方向发展：

异构集成趋势：
未来的多die系统将呈现出更加明显的异构集成趋势：

计算异构：集成CPU、GPU、FPGA、ASIC等不同类型的计算单元
内存异构：集成HBM、DDR、NVM等不同类型的内存
I/O异构：集成PCIe、以太网、InfiniBand等不同类型的I/O接口
工艺异构：在同一封装内集成不同制程工艺的die

这种异构集成将为系统设计提供更大的灵活性，能够根据应用需求选择最适合的组件组合。

3D堆叠技术：
3D堆叠技术将成为未来多die系统的重要发展方向：

• 垂直互连：通过TSV（硅通孔）技术实现die之间的垂直互连，大大缩短互连距离

• 高密度集成：3D堆叠可以在相同的封装面积内集成更多的die，提高集成密度

• 性能提升：缩短的互连距离将带来更低的延迟和更高的带宽

• 热管理挑战：3D堆叠带来的热密度增加需要更先进的热管理技术

智能化集成方案：
未来的多die系统集成将更加智能化：

自适应配置：系统能够根据工作负载自动调整die的配置和互连参数
故障自诊断：集成智能的故障检测和诊断机制，能够快速定位和隔离故障
动态重构：支持运行时的die重构和资源重新分配
机器学习优化：利用机器学习技术优化系统性能和功耗

标准化与生态系统：
未来的发展还将注重标准化和生态系统建设：

• 统一的接口标准将促进不同厂商产品的互操作性

• 完善的开发工具链将降低系统设计的复杂度

• 丰富的IP库将加速产品开发进程

• 强大的技术支持将确保系统的可靠性和稳定性

结论与建议

6.1 多die PCIe同步初始化技术总结

通过对多die系统PCIe同步初始化技术的深入研究，我们可以总结出以下关键技术要点和发展趋势：

技术架构的多样性：
多die PCIe同步初始化技术呈现出三种主要架构模式：

中央IO Die主导模式：以AMD EPYC系列为代表，通过中央IO Die统一管理和协调所有计算die的PCIe初始化过程。这种模式的优势在于控制集中、逻辑清晰，适合大规模多die系统。中央IO Die通过Infinity Fabric等专用互连技术向计算die分发初始化指令，确保所有die按照统一时序完成初始化。
UCIe协议协同模式：基于开放的UCIe协议标准，通过标准化的四阶段初始化流程实现多die同步。这种模式的优势在于开放性和互操作性，支持跨厂商的chiplet集成。UCIe 3.0标准的发布进一步提升了性能和可管理性，支持64 GT/s的高速模式和100mm的边带通道。
主核统一调度模式：以N1SDP多chip平台为代表，通过主核SCP统一调度和控制从die的初始化过程。这种模式的优势在于实现简单、控制精确，适合嵌入式和专用系统应用。

关键技术机制的重要性：
多die PCIe同步初始化的成功依赖于以下关键技术机制：

Die-to-Die互连技术：不同的互连技术各有特点，Infinity Fabric提供了与AMD架构深度集成的高性能解决方案，UCIe提供了开放的标准化互连框架，而EMIB则为Intel的分布式架构提供了支持。这些技术的选择直接影响系统的性能、功耗和可扩展性。
时钟同步机制：100MHz参考时钟是PCIe系统的基础，多die系统需要确保所有die的时钟精度满足PCIe规范要求（Gen1-4为±300ppm，Gen5为±100ppm）。通过统一的参考时钟和精密的时钟校准机制，确保多die的PCIe初始化节奏保持同步。
链路训练与参数协商：LTSSM状态机的正确实现和参数协商过程的可靠性直接影响PCIe链路的建立。在多die系统中，需要实现复杂的协调机制，确保多个链路的训练过程不会相互干扰。

实际应用的多样化需求：
不同的应用场景对多die PCIe同步初始化提出了不同的要求：

• 服务器处理器：如AMD EPYC和Intel Sapphire Rapids，需要支持大量的PCIe通道（128条以上）和复杂的系统拓扑，初始化过程需要考虑多插槽互连和复杂的内存层次结构。

• AI加速器：如NVIDIA Grace Hopper，需要支持CPU-GPU一致性内存模型，传统的PCIe初始化流程需要进行重大调整以适应新的架构需求。

• 嵌入式系统：需要考虑功耗、成本和实时性要求，通常采用更简单的主从架构和简化的初始化流程。

6.2 技术选择建议

基于对多die PCIe同步初始化技术的深入分析，我们提出以下技术选择建议：

根据应用场景选择架构模式：