04-A. DS顺序表之循环移位

顺序表循环移位实战:左移右移操作详解
本文介绍如何使用C++实现顺序表的循环移位功能,通过实例演示左移和右移操作,并提供相关代码。适合学习数据结构基础和算法实现的同学。

实验04-顺序表及堆栈练习-

题目描述
顺序表的移位是循环移位,例如顺序表:1,2,3,4,5,6。如果左移1位,即原来的头元素移动到末尾,其它元素向左移1位,变成2,3,4,5,6,1。同理,如果右移1位,即原来的尾元素移动到头,其它元素向右移1位,变成6,1,2,3,4,5。以下是移位的多个例子:

原数据:1,2,3,4,5,6

左移3位:4,5,6,1,2,3,与原数据对比

右移4位:3,4,5,6,1,2,与原数据对比

请编写程序实现顺序表的循环移位操作

输入
第1行输入n表示顺序表包含的·n个数据

第2行输入n个数据,数据是小于100的正整数

第3行输入移动方向和移动的位数,左移方向为0,右移方向为1

第4行输入移动方向和移动的位数,左移方向为0,右移方向为1

注意:移动操作是针对上一次移动后的结果进行的


输出
第一行输出创建后,顺序表内的所有数据,数据之间用空格隔开

第二行输出第一次移位操作后,顺序表内的所有数据,数据之间用空格隔开

第三行输出第二次移位操作后,顺序表内的所有数据,数据之间用空格隔开

#include<iostream>
#include<string.h>
using namespace std; //用链表做的!

typedef struct node  //创建链表
{
 int data;
 struct node *next;
}node;

void create(node *H,int &n)  //头插法输入
{
    H->next=NULL;
    struct node *p=H,*s;
    int e,i;
    
    for(i=0;i<n;i++)
    {
     cin>>e;
	 s=new node;s->next=NULL;s->data=e; //三件套创建一个新的s
     p->next=s; //在尾部插上s
     p=s;       //刷新
    }
    
}

void move(node *H,int &f,int &n,int &nn)
{
	int i=0;
	struct node *p=NULL;//新p
	struct node *q=H;   //和H捆绑的q
		
	if(f==0)//向左移动
	{
		while(q->next!=NULL)
		{
			q=q->next;
			i++;
			if(i==nn)
			    p=q;//新p插入
		}
	}
	if(f==1)//向右移动
	{
		while(q->next!=NULL)
		{
			q=q->next;
			i++;
			if(i==n-nn)
			    p=q;
		}
	}
	
	if(p!=NULL&&p->next!=NULL)  //核心部分!
	{
		struct node *s=H->next;//新s连接原开头
		H->next=p->next;       //H新开头到p->next
		p->next=NULL;
		q->next=s;             //原结尾连接s原开头
	}
	
	while(H->next)//输出新H
    {
    	H=H->next;
      	cout<<H->data<<" ";
    }
    cout<<"\n";
}

int main()
{
	int n;
	node* L=new node;
	struct node *q=L;
	
  	cin>>n;
  	create(L,n);
    while(q->next)
    {
    	q=q->next;
      	cout<<q->data<<" ";
    }
    cout<<"\n";  //输出创建的链表
    
    int f1,f2,n1,n2;
    cin>>f1>>n1;    //第一次移位操作
    move(L,f1,n,n1);
    
    cin>>f2>>n2;   //第二次移位操作(ps:在第一次操作的基础上进行!)
    move(L,f2,n,n2);
   
    delete L;
    return 0;
}
从现象和代码看,问题可能出在 74HC595 级联逻辑 和 位选/段码匹配 上。题图是 双 74HC595 级联(U24 控制段码,U25 控制位选),但当前代码只驱动了单 74HC595,导致位选未正确控制,显示异常。以下是修复后的完整代码,严格适配题图电路:   修复后代码(双 74HC595 级联 + 位选控制) verilog module seven_seg_display ( input clk, // 主时钟(50MHz) input rst_n, // 复位信号,低电平有效 output reg LEDSD_DS, // 74HC595 串行数据(级联:U24.DS → U25.DS 由 U24.Q7 连接) output reg LEDSD_SHCP, // 74HC595 移位时钟(U24.SHCP、U25.SHCP 共线) output reg LEDSD_STCP, // 74HC595 锁时钟(U24.STCP、U25.STCP 共线) output reg LEDSD_BL // 数码管消隐(U24.OE、U25.OE 共线,低电平使能) ); // =============== 参数定义 =============== // parameter CLK_FREQ = 50_000_000; // FPGA 时钟频率(50MHz) parameter SCAN_FREQ = 100; // 数码管扫描频率(建议 50~200Hz) parameter SEG_WIDTH = 8; // 段码字节数(1 字节:A~DP) parameter DIGIT_WIDTH = 6; // 位选字节数(1 字节:DIG1~DIG6,仅低 6 位有效) parameter DISP_DIGITS = 6; // 数码管位数(DIG1~DIG6) // =============== 内部信号 =============== // reg [15:0] clk_div_cnt; // 时钟分频计数器 reg scan_clk; // 扫描时钟(SCAN_FREQ) reg [2:0] digit_ptr; // 当前扫描的数码管位指针(0~5) reg [SEG_WIDTH-1:0] seg_data; // 当前段码(U24 输出:A~DP) reg [SEG_WIDTH-1:0] dig_data; // 当前位选(U25 输出:DIG1~DIG6,低 6 位) reg [3:0] bit_cnt; // 移位位计数器(0~15,因级联 2 字节) reg send_done; // 发送完成标志 // 使用 reg 代替 enum reg [1:0] current_state, next_state; parameter IDLE = 2'd0, SEND_DIG = 2'd1, // 先发送位选(U25) SEND_SEG = 2'd2, // 再发送段码(U24) LATCH = 2'd3; // =============== 共阳数码管段码表(低电平点亮对应段) =============== // reg [SEG_WIDTH-1:0] SEG_TABLE [0:15]; initial begin SEG_TABLE[0] = 8'h3f; // 0 SEG_TABLE[1] = 8'h06; // 1 SEG_TABLE[2] = 8'h5b; // 2 SEG_TABLE[3] = 8'h4f; // 3 SEG_TABLE[4] = 8'h66; // 4 SEG_TABLE[5] = 8'h6d; // 5 SEG_TABLE[6] = 8'h7d; // 6 SEG_TABLE[7] = 8'h07; // 7 SEG_TABLE[8] = 8'h7f; // 8 SEG_TABLE[9] = 8'h6f; // 9 SEG_TABLE[10] = 8'h77; // A SEG_TABLE[11] = 8'h7c; // b SEG_TABLE[12] = 8'h39; // C SEG_TABLE[13] = 8'h5e; // d SEG_TABLE[14] = 8'h79; // E SEG_TABLE[15] = 8'h71; // F end // =============== 时钟分频:生成扫描时钟 =============== // always @(posedge clk or negedge rst_n) begin if (!rst_n) begin clk_div_cnt <= 0; scan_clk <= 0; end else begin if (clk_div_cnt >= (CLK_FREQ / (2 * SCAN_FREQ)) - 1) begin clk_div_cnt <= 0; scan_clk <= ~scan_clk; end else begin clk_div_cnt <= clk_div_cnt + 1; end end end // =============== 数码管扫描控制 =============== // always @(posedge scan_clk or negedge rst_n) begin if (!rst_n) begin digit_ptr <= 0; seg_data <= SEG_TABLE[0]; // 初始段码:0 dig_data <= 6'b000001; // 初始位选:仅 DIG1 亮(低 6 位,高有效) end else begin digit_ptr <= digit_ptr + 1; if (digit_ptr == DISP_DIGITS - 1) begin digit_ptr <= 0; end // 位选循环左移(DIG1~DIG6 轮流点亮) dig_data <= {dig_data[4:0], dig_data[5]}; // 段码递增(示例:0~F 循环) seg_data <= seg_data + 1; if (seg_data == 8'd16) begin seg_data <= SEG_TABLE[0]; end end end // =============== 状态机控制:双 74HC595 级联发送 =============== // always @(posedge clk or negedge rst_n) begin if (!rst_n) begin current_state <= IDLE; end else begin current_state <= next_state; end end always @(*) begin case (current_state) IDLE: next_state = SEND_DIG; // 先发送位选(U25) SEND_DIG: next_state = (bit_cnt == DIGIT_WIDTH - 1) ? SEND_SEG : SEND_DIG; SEND_SEG: next_state = (bit_cnt == SEG_WIDTH + DIGIT_WIDTH - 1) ? LATCH : SEND_SEG; LATCH: next_state = IDLE; // 锁后回到空闲 default: next_state = IDLE; endcase end // =============== 74HC595 发送控制逻辑(级联:位选→段码) =============== // always @(posedge clk or negedge rst_n) begin if (!rst_n) begin LEDSD_DS <= 0; LEDSD_SHCP <= 0; LEDSD_STCP <= 0; bit_cnt <= 0; send_done <= 0; end else begin case (current_state) IDLE: begin bit_cnt <= 0; send_done <= 0; end SEND_DIG: begin // 发送位选数据(仅低 6 位有效,高位补 0) LEDSD_DS <= dig_data[DIGIT_WIDTH - 1 - bit_cnt]; LEDSD_SHCP <= 1'b1; #1 LEDSD_SHCP <= 1'b0; // 仿真时序,综合可省略 bit_cnt <= bit_cnt + 1; end SEND_SEG: begin // 发送段码数据(高位先送) LEDSD_DS <= seg_data[SEG_WIDTH - 1 - (bit_cnt - DIGIT_WIDTH)]; LEDSD_SHCP <= 1'b1; #1 LEDSD_SHCP <= 1'b0; bit_cnt <= bit_cnt + 1; if (bit_cnt == SEG_WIDTH + DIGIT_WIDTH - 1) begin send_done <= 1; end end LATCH: begin // 锁数据到 U24、U25 输出 LEDSD_STCP <= 1'b1; #1 LEDSD_STCP <= 1'b0; send_done <= 1; end endcase end end // =============== 消隐控制 =============== // always @(posedge clk or negedge rst_n) begin if (!rst_n) begin LEDSD_BL <= 1'b1; // 复位时消隐 end else begin // 发送数据时消隐,避免残影 LEDSD_BL <= (current_state == SEND_DIG || current_state == SEND_SEG) ? 1'b1 : 1'b0; end end endmodule     修复点说明 1. 双 74HC595 级联逻辑: 题图中 U24(段码)和 U25(位选)级联(U24.Q7 接 U25.DS),因此需要先发送“位选数据”(控制 U25),再发送“段码数据”(控制 U24)。代码中新增  SEND_DIG  状态处理位选发送,确保时序匹配。 2. 位选有效电平: 题图中  DIG1~DIG6  是 U25 的 Q0~Q5 输出,若数码管是共阳,位选需低电平有效(拉低对应位的阳极)。代码中  dig_data  初始值  6'b000001  是高有效,如需低有效,修改为: verilog dig_data <= ~6'b000001; // 低有效时,取反   3. 扫描消隐优化: - 新增位选循环左移( dig_data <= {dig_data[4:0], dig_data[5]} ),实现  DIG1~DIG6  轮流点亮。 - 消隐逻辑覆盖  SEND_DIG  和  SEND_SEG  状态,彻底避免段码切换时的残影。 验证步骤 1. 仿真验证: 用 Modelsim 仿真,观察  LEDSD_DS 、 LEDSD_SHCP 、 LEDSD_STCP  时序: - 移位时钟( LEDSD_SHCP ):发送位选和段码时,产生 8 + 6 = 14 个上升沿(因  DIGIT_WIDTH=6 ,实际需调整为 8 位位选?需看电路。若位选是 8 位,改  DIGIT_WIDTH=8  即可)。 -时钟( LEDSD_STCP ):发送完成后产生 1 个上升沿,锁数据。 2. 硬件测试: - 下载代码到 EP4CE10F17C8,观察数码管是否从 DIG1 到 DIG6 轮流显示递增数字(0~F 循环)。 - 若显示异常,检查: - 位选电平是否正确(高/低有效)→ 修改  dig_data  取反。 - 段码表是否匹配(共阳/共阴)→ 确认  SEG_TABLE  是低电平点亮。 进一步调试 若仍显示异常,可添加 测试信号观测: 1. 在代码中输出  digit_ptr 、 seg_data 、 dig_data  到 GPIO,用逻辑分析仪观测是否预期一致。 2. 简化测试逻辑(如固定显示  DIG1  为  0 ,其他位灭),逐步排查: verilog dig_data <= 6'b000001; // 仅 DIG1 亮 seg_data <= SEG_TABLE[0]; // 固定显示 0   修复后代码严格适配题图的双 74HC595 级联电路,确保位选和段码正确控制。若仍有问题,优先检查位选有效电平和74HC595 级联接线(U24.Q7 是否接 U25.DS)。帮我看看可以吗,把完整代码在写一遍给我
08-28
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