第一段：格式化描述次态到现态的转移（即current_state <= next_state）
第二段：纯组合逻辑描述状态转移条件（即case(current_state)）
第三段：使用时序逻辑得到输出结果。
https://blog.youkuaiyun.com/wangkai_2019/article/details/106340307#3.2.5.1%20Simple%20FSM%201%EF%BC%88asynchronous%20reset%EF%BC%89
verilog三段式状态机
本文详细介绍了如何设计一个简单的异步复位状态机（FSM），包括格式化描述状态转移条件，使用纯组合逻辑描述当前状态到下一状态的转换，以及如何通过时序逻辑得到最终的输出结果。文章深入浅出地阐述了状态机设计的基本步骤，对于理解和实现数字逻辑设计中的状态机具有指导意义。
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