BerryHagge的博客

同时还要创建一个testbench文件，用来测试，命名为add_tb，同样是verilog文件（有的地方是.vt文件，一样的）。打开Modelsim，依次选择【File】->【Change Directory】，把目录选择到创建的【test5】文件夹。一般我们选择第三个，库名和物理名称设置成work，点击OK。此时【test5】文件夹下就会多一个work的文件夹。Project Name设置为test5，其余默认，OK。此时，我仿真一个加法器。依次选择【File】->【New】->【Library】

`timescale 1ns/1ns `include "CLK_divide.v" module AD5060(clk,rst,NL_SCLK,NL_SDIN,NL_SYNC); input clk,rst; output NL_SCLK; output reg NL_SDIN,NL_SYNC; reg [4:0]NLcount; reg NLflag; wire [23:0]NL_SDIN_ALL; assign NL_SDIN_ALL

//`define UD #1 module key_jitter( input clkin, input key_in, output key_value // output [15:0] tout ); // inner signal reg [1:0] key_in_r; wire pp; reg [19:0] cnt_base; reg key_value_r; //???? always @(pos